Le nombre de composants/chips peut varier de quelques milliers à plusieurs centaines de milliers. SSI (small scale integration) 1000 par puce

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1 REPUBLIQUE DU CAMEROUN Paix - Travail Patrie UNIVERSITE DE YAOUNDE I ECOLE NATIONALE SUPERIEURE POLYTECHNIQUE REPUBLIC OF CAMEROUN Peace - Work Fatherland UNIVERSITY OF YAOUNDE I NATIONAL ADVANCED SCHOOL OF ENGENEERING MASTER PRO 2 EN TELECOMMUNICATIONS MICRO ELECTRONIQUE Séquence 1 : GENERALITES Equipe des concepteurs : - Jean KAMDEM - Pierre TSAFACK Le contenu est placé sous licence /creative commons/ de niveau 5 (Paternité, Pas d'utilisation commerciale, Partage des conditions initiales à l'identique)..

2 Getel / ENSP Master FOAD Télécommunications Généralités L électronique moderne est une grande consommatrice de technologies sophistiquées. Elle se subdivise en 2 parties essentielles : - Le circuit imprimé (ou macroélectronique ) - La microélectronique Le circuit imprimé est basé sur une technologie qui consiste à graver des pistes conductrices sur un support isolant, puis à souder les différents composants (passifs et actifs) sur les terminaisons de ces pistes, réalisant ainsi les interconnections permettant de constituer un ensemble électronique fonctionnel (monter une carte). La micro-électronique s occupe de la conception (CAO) et la fabrication de circuits électroniques variés, sous un volume extrêmement réduit (plusieurs centaines de composants par mm 3 pour le circuit intégré). La technologie micro-électronique est particulièrement développée. Elle comprend les principales branches suivantes : a. La technologie du composant discret qui consiste en la fabrication puis la mise en boitier de transistors et diodes individuels. b. La technologie du circuit hybride qui met en œuvre la gravure directement sur un support isolant (généralement en Alumine), de composants passifs (résistances, selfs, capacités) et des pistes conductrices, puis effectue la soudure sur ce support de composants actifs à l état de chips (puces électroniques). c. La technologie du circuit intégré (C.I) qui permet de réaliser à partir d un même substrat semi-conducteur (Si, CuAs, ) des fonctions électroniques complètes incluant transistors, diodes, capacités, selfs, résistances et interconnections métalliques, le tout sur une surfaces allant de quelques mm² à quelques cm². On obtient alors un chip ou une puce. Le nombre de composants/chips peut varier de quelques milliers à plusieurs centaines de milliers. SSI (small scale integration) 1000 par puce

3 Getel / ENSP Master FOAD Télécommunications MSI (medium scale integration) 1000 à LSI (large scale integration) à n x VLSI (very large scale integration) 10 5 à plus de10 6. La Silicon Valley aux USA est réputée pour son activité en circuits intégrés. MICROELECTRONIQUE OPTOELECTRONIQUE COMPOSANTS DISCRETS CIRCUITS INTEGRES CIRCUITS HYBRIDES BIPOLAIRES (TRANSISTORS) MOSFET FET COUCHES MINCES COUCHES EPAISES MEMOIRES LOGIQUES ANALOGIQUE LINEAIRE OU NON CCD ET BBD I. Les composants actifs dans les circuits intégrés Les principaux composants actifs utilisés dans les circuits intégrés sont les suivants : - MOSFET - FET - Diodes (PN, Schottky, Photodiodes) - Transistors bipolaires (PNP, NPN) - Phototransistors

4 REPUBLIQUE DU CAMEROUN Paix - Travail Patrie UNIVERSITE DE YAOUNDE I ECOLE NATIONALE SUPERIEURE POLYTECHNIQUE REPUBLIC OF CAMEROUN Peace - Work Fatherland UNIVERSITY OF YAOUNDE I NATIONAL ADVANCED SCHOOL OF ENGENEERING MASTER PRO 2 EN TELECOMMUNICATIONS MICRO ELECTRONIQUE Séquence 2 : MODELISATION DU MOSFET (METAL OXYDE SEMICONDUCTOR FET), DE LA JONCTION P+N ET DU TRANSISTOR BIPOLAIRE. Equipe des concepteurs : - Jean KAMDEM - Pierre TSAFACK Le contenu est placé sous licence /creative commons/ de niveau 5 (Paternité, Pas d'utilisation commerciale, Partage des conditions initiales à l'identique)..

5 Getel / ENSP Master FOAD Télécommunications 2- Modélisation du MOSFET (Metal Oxyde Semiconductor FET), de la jonction P + N et du transistor bipolaire. Le MOSFET est le composant le plus utilisé dans la réalisation des circuits VLSI (processeurs mémoires). Sur le plan discret, le MOSFET est aussi un composant de puissance. Structure de base Substrat type P pour MOSFET canal N Substrat type N pour MOSFET canal P Analyse qualitative Configuration du canal et de la charge d espace pour de faibles valeurs de VDS. Le métal de grille et le substrat P forment avec l isolant de très faible épaisseur d, un condensateur plan de valeur La d.d.p VGS > 0 entre la grille et le substrat provoque une migration des électrons vers la surface du substrat sous la grille. Pour VGS = VT > 0, il se produit une inversion de population dans une mince couche entre les 2 zones N + (canal), le matériel qui était P devient N dans le canal La d.d.p VDS provoque le passage d un courant ID entre drain et source. Vgs < VT MOSFET bloqué ID = 0

6 Getel / ENSP Master FOAD Télécommunications Vgs = VT apparition d un canal ID nait Vgs > VT accroissement des porteurs majoritaires (électrons) dans un canal ID croit Figure 2-1-Expression du courant ID (VDS, VGS) en zone non saturée (faibles valeurs de VDS) = champ dans l isolant = champ dans le canal Pour X = L on a V (L) = VDS On suppose que l épaisseur de l oxyde est nettement supérieure à celle du canal conducteur la charge développée dans le canal sera donc surfacique de densité σ. Le champ électrique dans l isolant est égale au champ en surface, égale à (d après la loi de Gauss). (Permittivité relative de l oxyde). Par ailleurs le champ dans l oxyde est uniforme où = d.d.p supportée par l isolant à l abscisse x. On a La couche d inversion supporte VT. C est VT qui permet à la couche d inversion de tenir sur place. D où or

7 Getel / ENSP Master FOAD Télécommunications MOSFET. ou est égal à la densité surfacique de courant, Z = largeur du et = vitesse des porteurs. On pose D où Pour VDS << VGS - VT on a ID # k (VGS VT) VDS MOS est une résistance commandée par VGS. ID VDS 2-2- Comportement du MOSFET en régime des fortes tensions VDS (zone saturée. Analyse simplifiée) Vi (L) = VGS VT VDS

8 Getel / ENSP Master FOAD Télécommunications Donc quand VDS croit Vi (L) diminue jusqu à 0. VGS > VT VDS = VDSAT Vi(L) diminue jusqu à ce que le canal disparaisse en x = L le canal est pincé. Vi(L) = 0 VDS = VDSAT = VGS - VT Il vient Quand VDS > VDSAT, le point de pincement recule vers la source. N + N + ID c Drain constant Canal N 0 L est le champ de jonction en inverse qui propulse les électrons vers le drain. ID Zone linéaire VGS (V) = Zone VDS

9 Getel / ENSP Master FOAD Télécommunications ID VT VGS Schéma symbolique G D Ou G Substrat G S S MOSFET Canal N à enrichissement ID > 0 VDS > 0 VGS > 0 VT > 0 Les autres types de MOSFET MOSFET Canal P à enrichissement D D VDS < 0 G ou G VGS < 0 VT < 0 S S

10 Getel / ENSP Master FOAD Télécommunications ID VT ID VDS VGS -2-3 ID < MOSFET à déplétion Canal N N + Canal N préétabli N + Un canal est préétabli. Ainsi, pour annuler le courant ID, il faut appliquer une ddp VGS = VT < 0 destinée à évacuer tous les électrons du canal conducteur.

11 Getel / ENSP Master FOAD Télécommunications G D ou G G S VDS > 0 VGS > 0 ou VGS < 0 ID 2 1 S ID 0 IDSS = ID (VGS = 0) -1-2 VDS VT VGS MOSFET Canal P à déplétion ID ID 3 0 VDS 0 VG 2 IDG VDS < 0 VGS > 0 ou VGS < 0 ID < 0

12 Getel / ENSP Master FOAD Télécommunications L analyse qui vient d être effectuée montre que pour VDS > VDSAT, on a ID = IDSAT = constante. Ce qui indiquerait que la conductance de sortie gd est nulle. Dans la réalité gd est faible et non nulle. Une analyse plus rigoureuse doit tenir compte : - De la présence de porteurs libres entre le point de pincement et le drain. - D une épaisseur non nulle du canal - D une densité non uniforme des porteurs dans le canal Modélisation du MOSFET pour la CAO des circuits intégrés Le schéma électrique du MOSFET dépend du domaine d utilisation alors que le modèle essai de couvrir tous les domaines : régime petits signaux, régime de commutation, amplification grand signaux, basses fréquences, hautes fréquences. Les éléments qui entrent dans les différents schémas du MOSFET peuvent être localisés dans la structure du composant d après le schéma ci-dessous. S G D SiO2 CSO CGS CGB CGD CDO SiO2 RD N + N + RS CSB D1 CD D2 Substrat

13 CG gmvg Getel / ENSP Master FOAD Télécommunications D1 et D2 sont toujours en inverse. RS, RD = résistances d accès de source et de drain. CGSO, CGDO = capacités d oxyde vues depuis le canal CGB = capacité d oxyde vue depuis le substrat CGO, CDO = capacités d oxyde dues aux débordements du métal de grille côté source et côté drain. CSB, CDB = capacités de fonctions en inverse (capacité de transition) D1, D2 = diodes en inverse. Etat du Canal N Bloqué VGS < VT Zone ohmique VDS < VDSAT Zone Saturé VDS > VDSAT CGSO 0 ½ COX 2/3 COX CGDO 0 ½ COX 0 CGB COX Le MOSFET en régime linéaire (petit signaux) BF / HF On suppose VGS > VT ; source reliée au substrat. G RD D Vgs CG CDs RS S CGS, CDS, CGD sont déduit des capacités de la structure en fonction des régimes saturés ou non.

14 Getel / ENSP Master FOAD Télécommunications C est la linéarisation autour du point de fonctionnement. Nota : aux basses fréquences, on peut négliger toutes les capacités Modèle de MOSFET en régime de commutation ou en forts signaux. Dans ce cas, le dispositif est en régime non linéaire. D CD RD CD CGDO D2 ID G CGB B CGSO D1 CSO RS CSB Pour la conception des circuits, ces modèles sont introduits dans des programmes de simulations de circuits électroniques sur ordinateurs tels que ASTECS, SPICE, etc. Canal N Le MOSFET vu comme un interrupteur commandé S On a vu que si VGS < VT alors le canal n est pas encore établi et ID = 0. Si VGS > VT alors ID 0.

15 Getel / ENSP Master FOAD Télécommunications Canal P Si VGS > VT alors ID = 0 Si VGS < VT alors ID 0 D où les schémas symboliques : En pratique le substrat est relié à la masse (NMOS) ou à VDD (PMOS) pour ce type d utilisation. Pour que le MOSFET reste dans les conditions normales de fonctionnement, on doit veiller à ce que : -Le potentiel du drain reste supérieur à celui de la source pour le MOSFET canal N -Le potentiel de la source soit supérieur à celui du drain pour le MOSFET canal P

16 Getel / ENSP Master FOAD Télécommunications 2-4- Modèle de la fonction PN (diode) Cas de la fonction P + N Figure RF = RF1 // RF2 : résistance de fuite due aux courants de surface Rs = Rp + RN1 // RN2 : résistance série d accès CT = Capacité de transition : où m est voisin de 2 C0 = CT (Va = 0) φ = potentiel interne de la jonction CD = Capacité de diffusion. avec 1< n < Modèles de transistor bipôlaire (BJT) Il existe deux types de BJT : Le NPN

17 Getel / ENSP Master FOAD Télécommunications Le PNP Rappel de l effet transistor -Jonction BE polarisée en direct -Jonction CB polarisée en inverse Si l épaisseur de base est suffisamment inférieure à la longueur de diffusion des trous alors la grande majorité des trous injectés par l émetteur dans la base, arrive dans la charge d espace de la jonction CB, sans être recombiné. Ces trous (qui sont alors des porteurs minoritaires dans la base) vont être balayés dans le collecteur par l intense champ électrique qui règne dans cette charge d espace avec. Il vient : D où IC = αnip - InC = αn(ie - InC) - InC IC = αnie - αnine - InC. On pose ICB0 = InC + αnine

18 Getel / ENSP Master FOAD Télécommunications αn = gain en courant en montage B C. On a aussi IC = IE IB On pose D où. β = gain en courant ou E.C On pose ICE0 = (1 + β)icb0 VCE=Cte IC IB = Cte IB 0 VCE VCE=Cte IB = Cte V (VBE) Modèle de transistor bipolaire En régime dynamique petits signaux, on adopte le modèle de Giacoletto. En régime de commutation, le modèle d Ebers-Moll est adopté. On le complète avec les éléments passifs convenables.

19 Getel / ENSP Master FOAD Télécommunications D3 modèle la défocalisation dans la région de base. CTE, CTC = capacité de Transition CDE, CDC = capacité de diffusion

20 Getel / ENSP Master FOAD Télécommunications

21 REPUBLIQUE DU CAMEROUN Paix - Travail Patrie UNIVERSITE DE YAOUNDE I ECOLE NATIONALE SUPERIEURE POLYTECHNIQUE REPUBLIC OF CAMEROUN Peace - Work Fatherland UNIVERSITY OF YAOUNDE I NATIONAL ADVANCED SCHOOL OF ENGENEERING MASTER PRO 2 EN TELECOMMUNICATIONS MICRO ELECTRONIQUE Séquence 3 : LES CIRCUITS INTEGRES NUMERIQUES Equipe des concepteurs : - Jean KAMDEM - Pierre TSAFACK Le contenu est placé sous licence /creative commons/ de niveau 5 (Paternité, Pas d'utilisation commerciale, Partage des conditions initiales à l'identique)..

22 3 LES CIRCUITS INTEGRES NUMERIQUES 3 1 Matérialisation des fonctions logiques Généralités L association des lois +(OR),.(AND), NOT et B2 = {0,1} permet de constituer une algèbre de commutation. Ce qui permet d effectuer toute opération logique, mais aussi tous les calculs mathématiques dans R ou C, à travers l algèbre linéaire. La matérialisation des fonctions logiques consiste à trouver une grandeur physique ne prenant que deux valeurs dans ses états stables, ainsi que le dispositif pouvant provoquer le passage de l un des états à l autre : c est la porte (ou l inverseur) logique de base. En électronique les grandeurs utilisées sont le courant et la tension. Par convention, on associe l élément x B2 à la tension Vx de la manière suivante : c est la logique positive VX X c est la logique négative, beaucoup moins courant. Exemple de matérialisation de la porte logique très simple

23 On voit que La compatibilité entrée sortie On constate sur la porte précédente que : Le niveau haut à l entrée est Ve = 0,7V. Le niveau haut à la sortie est Vs = 5V. Il y a donc incompatibilité des niveaux. Une porte ne peut pas attaquer directement une autre. Voici une solution pour cette porte ; En effet si Ve = 5V alors VBE = Ve R1IB,le BJT est saturé VS = VCSAT 0V (0 logique). Si Ve = 0V (0 logique) alors BJT bloqué VS = 5V (1 logique). Il s agit d un inverseur. C est une porte élémentaire.

24 3 1 2 Caractéristiques fondamentales d une porte logique Fonction de transfert VS = f(ve) Il s agit de courbe reliant la tension de sortie Vs à la tension d entrée Ve. On parle aussi de caractéristique de transfert. Considérons la porte RTL, non chargée On On voit que la courbe VS = f(ve) dépend de β et de VBE or à T donnée. La fonction de transfert sera donc non linéaire.

25 Quand VC varie, le point de fonctionnement définissant VS se déplace sur la droite de charge. a) Région III Pour IB1 < IB < IBSAT c'est à dire R1IB0 + VBE Ve R1IBSAT + VBE. Le point de fonctionnement est invariable. b) Région II Pour IB1 IB IB0, on a une variation linéaire de IC en fonction de IB, et VBE est voisin de 0,6V. d où VS = G0Ve + B1 où G0 et B1 sont des constantes. La caractéristique de transfert est donc linéaire. c) Région I Pour 0 IB IB1 la courbe β = f(ic) est non linéaire. VS E (I) (II) (III) 0 Ve VeMax i

26 R NB Pour que la porte fonctionne correctement, il est nécessaire que son gain h R 11 1 soit > 1 en module. La zone II correspond à la zone de transition Niveaux logiques Soit une chaîne d inverseurs logiques connectés en série et attaqués par Ve1. La tension d entrée d une porte est la tension de sortie de la précédente ; pour p suffisamment important, les tensions qui attaquent les portes deviennent intrinsèques. Traçons sur un même graphique, les fonctions de transfert VS(2p + 1) = f (Ve2p+1) et VS2p = f (Ve2p) avec VS2p = Ve(2p + 1) et p assez élevé. Si toutes les portes sont identiques alors les courbes VS = f(ve) des portes de rang paire seront toutes confondues en (2) et les courbes VS = f(ve) pour les portes 2p + 1 sont confondues en (1), les courbes (1) et (2) étant symétriques par rapport à la 1ère bissectrice. VS VB A (1 ) VS = (2 ) B VA VA VT VB VS Les points A et B définissent les niveaux logiques intrinsèques c'est à dire Ve = VA (x = 0) VS = VB (y = 1) Ve = VB (x = 1) VS = VA (y = 0) Immunité au bruit Définition

27 L immunité au bruit est une notion qui permet de caractériser la capacité d une porte logique, à maintenir à sa sortie, le niveau logique (1 ou 0) qui y est présent, lorsqu elle subie à son entrée, une tension parasite induite pour une cause quelconque. Soit l inverseur précédent où Ve = VA VS = VB Avec le graphe précédent, montrant en (1) VS = f(ve) indique que si par exemple une impulsion parasite positive se superpose à VA alors on aura Ve = VA + δ(t) et le niveau logique de sortie aura tendance de passer de l état 1) vers l état 0. Mais il est évident que tant que l on aura, la porte ne chargera pas d état. VT VA est donc une mesure de l immunité au bruit sur le niveau bas. De même, VB VT est une mesure de l immunité du bruit sur le niveau haut. Cette définition est toutefois insuffisante en pratique, car la caractéristique de transfert d une porte logique est susceptible de varier en fonction notamment des dispositions des circuits ou de la température. D où la définition normalisée suivante : On inclut la fonction de transfert dans un gabarit défini par les points A et B et les valeurs VOHM et VOLm pris arbitrairement (VOHM et VOLm dépendent généralement de la tension d alimentation et des composants actifs utilisés) dans lequel se trouve la fonction de transfert statique. VOHM : niveau haut maximum VOHm : niveau haut minimum VOLM : niveau bas maximum VOLm : niveau bas minimum (VIA, VIB) limites de la zone de transition Donc 0 logique en sortie

28 1 logique en sortie Les marges de bruit ML = VIA VOLM = marge d immunité du bruit sur l état bas MH = VOHM VIB = marge d immunité du bruit sur l état haut entrance (fan in) et sortance (fan out) Considérons une porte logique qui en attaque plusieurs autres Quand la sortie est au niveau haut, on a Vs = VSH = E R (IC + IS) avec Donc, il y aura diminution du niveau logique haut diminution de la marge du bruit. Le fan out est un nombre N correspondant au nombre maximum de portes logiques de même famille, qui, connectés à la sortie d une porte donnée, provoqueront l apparition d une marge d immunité au bruit égale) 0. Le fan in est une notion relié au courant de commande d une porte logique.

29 On voit que : Si Ve = VH alors I1 = IBSAT Si Ve = VI alors I1 # Temps de propagation On constate que la porte ne change d état en sortie qu après les délais t PHL et tplh. Ceci est dû au temps de charge et de décharge de capacité intrinsèque des transistors et des capacités parasites apportées par les interconnections et les portes connectées à la sortie d une porte. tphl : temps de propagation pour un passage de 1 à 0 en sortie. tplh : temps de propagation pour un passage de 0 à 1 en sortie. est le temps de propagation moyen de la porte. Les temps de commutation tr et tf sont respectivement les temps de passage de

30 0 à 1 (rise) de 1 à 0 (fall) des fronts de montée et de descente du signal à la sortie d une porte logique. VS VH 1 90% 10% VL 0 t tr tf Tr et tf sont mesurés au passage à 10% et 90% des impulsions (souvent en passage à 20% et 80% en logique rapide) Les familles logiques Une famille logique est matérialisée lorsqu à partir de composants actifs et passifs donnés, on peut réaliser les opérateurs AND, OR, NOT, formant ainsi un système logique complet. Les différentes fonctions logiques dérivées de ces opérateurs de base sont réalisées sous forme de circuits intégrés. Mais à cause des théorèmes de Morgan, les opérateurs NAND et NOR constituent chacun un système logique complet à un opérateur unique Les circuits logiques à diodes Structure de la porte de base I On a VS = E RI VD = VS Ve a. Si VD e0 c'est à dire VS Ve e0 Ve E RI e0 alors la diode est passante Vs=e0+Ve

31 b. Si VD < e0 alors la diode est bloquée I= 0 VS = E. Le bruit entre les deux zones est Ve = E RI e0 = E e0 VS E VS = E0 + Ve e0 0 E e0 Ve C est un non inverseur Vs/ Ve=1. C est la limite de gain pour une fonction de transfert en statique. On récupère tout juste le signal d entrée décalé de E0. (e0 0,6V) Structure de la porte AND Structure de la porte OR Il est impossible de réaliser la fonction NOT avec cette logique. Elle ne peut donc à elle seule constituer un système logique complet La famille logique RTL (Resistance transistor logic) C est la première famille logique réalisée sous forme de circuits intégrés. La porte inverseuse

32 Condition de saturation On a ICSAT = βibo ; T sera saturé si IB = IBSAT > IB0 or niveau haut c'est à dire V1 = E V1(V) 0 E V2(V) E = VH VCSAT = VL x1 0 1 x2 1 0 NOT S tructure de la porte NOR. Tsaturé quand V1 est au. On choisit en général E VBE, E VCSAT

33 Structure de la porte NAND Cette structure est rarement utilisée à cause du fort couplage entre les entrées (la sortie de la 1ère porte apporte une contre réaction totale dans l entrée de la 2ème). La structure de base de la famille RTL est donc la porte NOR (elle forme d ailleurs avec B2 un système logique complet). Remarque : la RTL est une logique à injection de courant qui ne consomme de la puissance que sur l état haut. En effet V1 = VH base de I1 absorbe un courant I1. V1 = VL I1 = 0. Amélioration de la RTL

34 Les capacités C permettent d accélérer la commutation des transistors meilleurs temps de propagation. C est la RTL introduite par Texas Instruments en la famille TTL (Transistor Transistor Logic) La porte logique de base est la porte NAND Principe de fonctionnement a. V1 = V2 = E (État haut)

35 Les 2 diodes base émetteur sont bloquées alors que les diodes bases collecteurs sont en directe passage de I1 T se sature VS = VCSAT (état bas). Dans l état haut, le courant absorbé par D10 D11 est nul. b. V1 = 0 V2 = E I1 est saturé VCE1 = VCSAT VDE = VCSAT IB = 0 T est bloquée VS = E (état haut). On constate qu il faut tirer un courant I1 à l entrée émetteur de T1). La TTL est donc une logique à extraction de courant. Problème des temps de montée Tr et de descente tf. Soit une porte chargée par d autres portes Si VS = VSAT alors C se décharge dans I1 saturé, avec une très faible constante de temps (faible résistance de saturation ). Si VS = E alors C charge à travers R avec une constante de temps τ = RC.

36 Solution a. Si V1 = 0, V2 = E alors T2 se bloque E et (1,6k) T3 saturé D3 est en direct État haut. C se charge à travers 130Ω τ plus faible. b. Si V1 = E, V2 = E alors T2 sature T4 sature VS = VCSAT. État bas. Or. T3 se

37 bloque. L étage de sortie en (T3, T4) s appelle «Totem pôle» et permet des temps de commutation 10 ns (tr, tf). La porte NAND a le numéro 5400/7400 (1ère porte de la famille). La série 54xx supporte -35 à 125 dans le boitier (contacter). La série 74xx supporte 0 à 70 C. La porte NOR a. Si V1 ou V2 vaut E alors T2 ou T 2 sera saturé VS = VCSAT est à l état bas. b. Si V1 = 0 et V2 = 0 alors T2 et T 2 se bloquent T3 saturé VS est à l état haut. Les structures NAND et NOR à 2 entrées précédentes sont aisément étendues jusqu à 8 entrées pour la NAND (transistor multi-émetteur à 8 émetteur) et les entrées pour la NOR.

38 Les différents circuits de sortie a. Le Totem-pole b. Circuit «open-collector» La résistance de charge de T3 (Rext) doit être mise en face (sur le circuit imprimé) par l utilisateur. La réalisation de la fonction «OU cablées» devient possible et permet un gain important en temps de commutation.

39 Le circuit SN7401 le permet. c. Circuits à 3 états (tri-state) (0,1, haute impédance) de l inverseur.

40 Montrer en TD que si contrôle = 0 alors c est un NOT classique. Si contrôle = 1 alors T5 et T6 sont simultanément bloqué, d où l état haute impédance pour S. (ce qui implique que pour tout x, S ne voit aucun signal T5 et T6 étant ouvert). Application On valide seulement le (1), (5), (6) pour faire passer l information S6. (2), (3) et (4) sont inhibées. C1 = 0. Quelques caractéristiques de la famille TTL (série 74xx) Minimu Maximu m m Tension d alimentation (E) 4,75 5,25 Tension d entrée niveau bas (0) 0,8 Tension négative à l entrée (input clamp) -1,5 Tension d entrée niveau haut (1) 2 E Tension de sortie niveau 0 (à courant de 0,4 sortie maximum) Tension de sortie niveau 1 2 Courant d entrée au niveau 0 (série 74xx) -1,6 Courant de sortie en court-circuit (série -2 74xx) x en S4 et Unité (V) (V) (V) (V) (V) (V) (ma) (ma)

41 La famille logique CMOS CMOS : Complementary MOS logic L emploi de MOSFET complémentaires (canal P et canal N) permet de réaliser des circuits logiques dont la consommation est particulièrement faible au repos. A. Porte logique de base (inverseur CMOS) Si Ve E (niveau haut) Alors ID = 0 État bas. Si Ve E (niveau bas Alors État haut Les deux MOS n étant pas simultanément conducteur, le courant ID est toujours nul dans les états stables consommation nulle. Une consommation apparaît seulement en régime transitoire car il faut charger et décharger les capacités des structures. D où le modèle en commutation de l inverseur CMOS.

42 xe = 1 connection de xs à 0 xe = 0 connection de xs à 1 Une parfaite maîtrise de la technologie a permis de développer des MOSFET à très faible tension de seuil (< 1,5V) et donc de circuits logiques MOS pouvant fonctionner avec de faibles tension d alimentation. Par exemple les circuits de la série 4000 fonctionnent de 3V à 18V Protection des entrées La couche d oxyde de grille est très fragile (épaisseur d oxyde 800Å) et doit être protégée contre les surtensions d origine électrostatique. Cette protection est intégrée à l entrée de toute porte CMOS qui doit être reliée à un gin de boitier.

43 Caractéristique de transfert VS = f (Ve) Elle a l allure suivante : VHM = E VHm MH ML VL VLM = 0 Remarques Importantes VLM = 0, VHM = E Le gain VB est élevé dans la zone de transition Ce qui entraîne des marges de bruit importants Cette courbe est obtenue en résolvant l équation Pour cela on se place dans les 3 domaines : a. PMOS bloqué NMOS conducteur b. PMOS conducteur NMOS bloqué c. PMOS et NMOS simultanément conducteurs. En permanence on a Expression de la tension de basculement Ve = VB quand PMOS et NMOS sont en zone saturé. ;

44 , Avec Par construction, on a. On peut donc ajuster VB à l aide du rapport. Il est particulièrement D où intéressant de prendre La largeur du PMOS doit être double de celle du NMOS. C est ce qu on fait en pratique. VS E ZP < 2ZN ZP > 2ZN ZP = 2ZN Ve

45 Variation de la fonction de transfert avec la tension d alimentation VS(V) 14 VDD= 14V VS(V) VDD = 10V 10 6 T = Constante VDD= 6V Ve 3 5 7

46 B. Porte NOR NOR Le substrat de tout PMOS est porté au potentiel le plus élevé Le substrat de tout NMOS est porté au potentiel le plus bas En effet la tension de seuil VT est en fait VT = VG VB Or pour le PMOS M3 par exemple, on a VCe VS VG VB VS VB En conséquence, il apparaît nettement que : Si Ceci indépendamment de VG VS = VGS

47 NOR 3 NOR 4 est le maximum Au delà de 4, on utilisera plusieurs couches logiques en appliquant les théorèmes de De Morgan. Exemple NOR 8 (8 entrées)

48 C. Portes NAND NAND 2 Les substrats de tous les NMOS sont à la masse, ce qui permet de bloquer M 1 comme M2 dès que leur grille est à 0, et ceci malgré la contre réaction apportée par VDS de M2. NAND 3 On atteint NAND 4 (4 entrées) maximum en une couche logique. D. Le Buffer en logique CMOS (Amplificateur logique)

49 Définition : un buffer ou un amplificateur logique est un circuit qui permet d accroître le fan out d une porte, en augmentant la quantité de courant pouvant être fourni ou reçu à sa sortie. Si Ve = 0 ou Ve = VDD alors M1 ou M2 conduit et (VDS) tend vers 0. D où. est une constante technologique. Par contre on peut aisément changer d un MOSFET à l autre sur la même puce et ainsi concevoir un buffer à la taille souhaitée. NB : Noter la différence entre un ampli analogique et un ampli logique. En général, les numéros de série annoncent la présence ou l absence d une sortie bufferique en CMOS. Exemple : I. Série MC 14xxxB buffered II. Série MC14xxxUB Unbuffered

50 E. Portes TG (CMOS Transfert Gates ou CMOS Transmission Gates) Une porte TG est une association en parallèle d un PMOS et d un NMOS.

51 Les deux grilles des MOS complémentaires sont attaqués par deux signaux logiques complémentaires C et E, permettant de bloquer (ou de saturer) simultanément le PMOS et le NMOS. - Si alors Ve = VS x S donc x = S après une durée = TPD. xe est donc transféré dans S - Si C est l état haute impédance en sortie. alors

52 Schéma réel Même chose à l état off. dans l état ON dans l état OFF (très élevée) > 1011Ω Il est évident que l on a Ce = CS par symétrie. Il est clair que si : ou alors les grilles sont connectées à la masse dynamique. D où la mise en parallèle de (CGSP et CSBP), (CGDP et CSBP), etc. Application de la porte TG d. Circuit tri state e. Réalisation de la porte XOR

53 La porte classique est en 3 couches logiques ou alors 2 couches sur. Cablé. Avec la porte TG, on a 2 couches et moins de complexité. f. Cellule mémoire C = 1 C = 0 écriture dans la cellule Mise en mémoire et écriture possible.

54 3 4 Fonctions analogiques de la porte TG c. Switch analogique Considérons le montage ci dessous Figure c. e(f) est un signal analogique. d. C et sont des signaux logiques complémentaires Si (C = 1 et ) alors le switch est ON = Pertes d insertion (db). Le signal de sortie est atténué par rapport à Ve(f) mais Pertes d intersection reste proportionnel à Ve(f). Exemple du circuit MC14016B de Motorola. db 100KΩ R 1MΩ 0 R = 10KΩ -2 R= 1KΩ K Hz VB 50MH z f 10MH 100M z Hz Echelle logarithmique

55 Donc cette porte s utilise jusqu à 10MHz sans problème. Si (C = 0 et ) qlors le switch est off Application directe : la fonction mute ou coupure de son dans une TV par la télécomande Multiplexage analogique. Considérons le montage ci dessous :

56 Les signaux de commande C1, C2, C3, C4 montrent qu un seul switch est ON à la fois. Donc durant on a on a, etc. Application : Oscilloscope 2 voies, à 4 à 8 voies analogiques.

57 REPUBLIQUE DU CAMEROUN Paix - Travail Patrie UNIVERSITE DE YAOUNDE I ECOLE NATIONALE SUPERIEURE POLYTECHNIQUE REPUBLIC OF CAMEROUN Peace - Work Fatherland UNIVERSITY OF YAOUNDE I NATIONAL ADVANCED SCHOOL OF ENGENEERING MASTER PRO 2 EN TELECOMMUNICATIONS MICRO ELECTRONIQUE Séquence 4 : LES CIRCUITS INTEGRES ANALOGIQUES Equipe des concepteurs : - Jean KAMDEM - Pierre TSAFACK Le contenu est placé sous licence /creative commons/ de niveau 5 (Paternité, Pas d'utilisation commerciale, Partage des conditions initiales à l'identique)..

58 4. Les circuits Intégrés analogiques Le circuit intégré analogique permet la réalisation de fonctions électroniques complexes sur une seule puce : amplificateurs divers, régulateurs de tension, comparateurs, synchronisateurs, etc. Le circuit intégré par rapport au circuit hybride permet d accroître la fréquence de travail (de quelques KHz à plusieurs GHz). D avoir une meilleure fiabilité et stabilité. Le circuit intégré analogique est beaucoup plus utilisé en basse et moyenne puissance qu en forte puissance Compte tenu des faibles dimensions de la puce, les composants volumineux tels que les selfs ou les capacités de fortes valeurs sont évités. De même les résistances de forte valeur. 4-1 Exemple de conception : cas d un amplificateur opérationnel En général, un ampli opérationnel doit satisfaire : - Entrées différentielles avec fortes excursions des tensions d entrées - Gain A0 très élevé aux BF - Impédances d entrée très élevées - Faible impédance de sortie R0 - Fréquence de transition f T très élevée. ft = fréquence pour laquelle le gain vaut 0dB. - Fréquence de coupure basse nulle. Cas du µa741 A0 = 10 5 à 10 6 typique Rdiff = 1MΩ typique R0 75Ω typique ft 1MHz à 5MHz (Tension différentielle)

59 Getel/ENSP Master Foad Télécommunications Schéma de principe de µa741 et autres ampli opérationnels - l'etage différentiel d'entrée assure un gain A0 élevé. - CC (capacité de compensation) assure une contre-réaction permettant de limiter la réponse en fréquence de l amplificateur à une valeur qui empêche la naissance d oscillations parasites. - Les couplages sont directs ; c'est-à-dire qu on supprime les capacités de couplage qui occuperaient de la place sur la puce et la fréquence de coupure basse est nulle. - Cc est le composant qui occupe la plus grande surface sur la puce (capacité d oxyde proportionnelle à S)

60 Getel/ENSP Master Foad Télécommunications La compensation La compensation en fréquence est essentielle dans un amplificateur opérationnel vu que le gain de Boucle ouverte A0 est très élevé. Figure Comme T1 T2 on a 2gm = (gm) = (gm)t2. En première approximation, on a avec d où or. On prend I0 ~ 10 A et f0 ~ 1MHz. Alors. En pratique on adopte S = 10 5 m 2 = 0,1mm 2. C est beaucoup sur la puce. - Le µa741 a une compensation interne. - Le µa709 n en a pas, il faut donc placer Cc à l extérieur du chip (2 pins sont prévus à ce sujet).

61 Getel/ENSP Master Foad Télécommunications La réduction de la taille de CC à ft donnée On a CC proportionnel à I0. Ainsi, il suffit de donner I0 (mais sans changer la valeur du générateur de courant) en réalisant un transistor multicollecteur. Avec ce montage, la sortie de l amplificateur différentiel présentera avec. Pour n = 5 on a Afin de gagner de la surface, les résistances sont autant que possible remplacées par des charges actives à BJT qui occupe moins de surface Schéma complet du µa741 de Texas instrument

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