Chapitre II-2 : Les FPGAs
|
|
- Lucie Laviolette
- il y a 8 ans
- Total affichages :
Transcription
1 Chapitre II-2 : Les FPGAs
2 Plan du chapitre Réflexion sur la propriété de programmation d un circuit électronique Les PLDs Les CPLDs Les FPGAs Chez Xilinx Chez Altera
3 I. Propriété de programmation d un circuit électronique
4 Configuration / programmation Un circuit est dit configurable (ou programmable) lorsque sa fonctionnalité n est pas prédéfini lors de sa fabrication mais peut être spécifié plus tard par une configuration (un programme). La programmation comme mesure de flexibilité d un circuit.
5 Les circuits programmables Programmable Logic Devices (PLD) PLD : PROM PLA PAL CPLD FPGA ASIC programmables Microprocesseurs, DSP, Micro-contrôleurs Quelle catégorie est la plus flexible?
6 II. SPLD
7 Principe Toute fonction peut s exprimer sous la forme d une somme de produit Le circuit est donc composé d une matrice de portes AND et d une matrice de portes OR prédiffusées Seule l interconnexion est programmable! Trois sortes de PLD : PROM PAL PLA
8 PROM Seule l interconnexion de la matrice (array) OR est programmable, Utilisé normalement pour mémoriser des données readonly, la fonction de mémorisation est remplacée par une fonction booléenne dont le paramètre d entrée est l adresse et la sortie la donnée. Fusibles Anti-fusibles EPROM (erasable) EEPROM (electrically) Flash
9 PAL Programmable Array of Logic Seule l interconnexion de la matrice (array) AND est programmable,
10 PLA Programmable Logic Array Les 2 matrices AND/OR sont programmables
11 Compromis Flexibilité Performance PROM + ++ PLA ++ - PAL + ++
12 SPLD Simple Programmable Logic Device or sequential PAL
13 III. CPLD
14 Limtitations du PLD Impossibilité d implémenter des fonctions multiniveaux, Impossibilité de partager des produits entre fonctions. Avec les CPLDs on peut maintenant non-seulement programmer la fonctionnalité mais aussi l interconnexion entre 2 cellules! Contrairement aux FPGAs, il n y a qu un seul chemin entre 2 points. Les CPLD perdent en flexibilité mais gagnent en prédictibilité!
15 CPLD Complex Programmable Logic Device
16 Altera Dans les années 80, Altera sont les premiers à fournir une solution utilisable de CPLD, utilisé pour le prototypage rapide, un problème restait pourtant au niveau de la scalabilité quadratique de la matrice d interconnexion entre les SPLD, limitant la taille des design à prototyper
17 IV. FPGA
18 Plan de la section Principe général du FPGA L architecture d un FPGA L architecture Xilinx L architecture Altera
19 1. Principe général
20 CPLD => FPGA En 1984 Xilinx, lance le premier Field Programmable Gate Array (FPGA), le XC2064. La principale différence est sa scalabilité sans perte de performances. Son inconvénient est le manque de prédictibilité des temps d interconnexion.
21 Programmable logic devices familly
22 Différences Les cellules logiques sont placées dans une topologie donnée, et reliées par une infrastructure d interconnexion. Leur fonction est programmable, Les chemins entre 2 cellules sont multiples et les temps ne sont connues qu après le routage! Les cellules externes (IO cells) ne sont pas programmable fonctionnellement mais en Direction, Voltage, Bufferisation Avantage principal : Le temps de conception
23 Architecture générale d un FPGA
24 Le marché du FPGA Xilinx Altera Actel Lattice Atmel, QuickLogic QuickLogic Actel Mathstar = lowpower = Techno Flash = Techno 1GHz
25 Les premiers circuits programmables
26 Xilinx Virtex II
27 Comparaison avec le Pentium IV
28 Pourquoi les FPGAs? 1) L utilisation transistor 2) Le coût de fabrication
29 Pourquoi les FPGA?
30 Time-to-Market Time-To-Market Potential Sales Achieved First-To-Market 100% 3 Months Late 73% 6 Months Late 53% 9 Months Late 32% 12 Months Late 9%
31 Principe simplifié
32 Technologie de programmation Fusibles, metal Antifusibles, capacité MOS Transistor MOS à grille flottante, EPLD (E)EPROM, Nb de configurations limité, Non volatile RAM statique, FPGA FPGA-SRAM Configuration à chaque mise sous tension Plus rapide Configurable une fois Reconfigurable
33 Bit-stream Le bitstream représente la configuration de l ensemble des éléments configurables du circuit Un transfert de bitstream est nécessaire à la mise sous tension (CPLD, SRAM) et à chaque reconfiguration (EPROM)
34 Flot de programmation d un FPGA Blocs de base Description de la fonctionnalité ( HDL ) Placement Routage Simulation fonctionnelle Back-annotation Simulation Timé Bitstream - Programmation
35 Configuration Reconfiguration statique Reconfiguration partielle statique Seule une portion du bitstream est chargé sur le FPGA, L exécution est interrompue pendant une durée plus petite, Reconfiguration partielle dynamique (DPR) Tout le design est reloadé dans le FPGA, L exécution est interrompue Une portion (1D) du FPGA est reconfiguré pendant que le reste continu de s exécuté (=> SRAM), Auto-reconfiguration (hors-sujet) Contrairement aux 3 autres, ce n est pas une propriété technologique, Elle s appuie sur la DPR : le FPGA lance en dynamique des configurations préconçues
36 2. L architecture d un FPGA
37 FPGA Field Programmable Gate Array
38 Architecture d une cellule de base Les architectures reconfigurables sont classées selon deux grandes familles qui correspondent à la complexité de la cellule élémentaire : Grain-fin : la cellule correspond à une fonction booléenne (de 4 à 9 variables) implémentée par une LUT et qqs éléments de mémorisation, Grain-épais : la cellule correspond à un chemin de données configurable Un circuit à grain fin implique un plus grand nombre de cellule et donc un problème de routage plus complexe, A l inverse du grain épais mais qui exploite moins bien sa structure (utilisation des cellules).
39 Réalisation d une fonction booléenne A partir de l équation booléenne Custom Réseau prédiffusé Placement des portes custom Configuration Configuration mémoire (non logiciel) Look Up Table : LUT
40 Exemple de configuration de LUT
41 Elément de base d un FPGA : le CLB CLB : Combinatorial Logic Block Constitué de : Un ensemble configurable d entrée Plusieurs LUT à 2,3,4,5 entrées Un système de connections internes Un élément séquentiel : registre, latch
42 L interconnexion Le réseau d interconnexion est prédiffusé, Il existe plusieurs chemin entre deux ports, Chaque point de programmation est contrôlé par un bit de SRAM (5 transistors).
43 Vue générale
44 Vue générale
45 Synthèse : Granularité des architectures reconfigurables
46 3. Exemple : FPGA Xilinx
47 Famille Xilinx En 1984 Xinlinx est le premier constructeur de FPGA appelés alors LCA (Logic Cell Array). Aujourd hui, il reste le premier fournisseur. Deux séries de circuits : Virtex Spartan - low-cost
48 XC6200 Depuis la famille XC6200, il est possible de reconfigurer une partie du circuit sans interrompre le fonctionnement du reste. Le format de la chaîne de configuration est dans le domaine publique et toute configuration amène toujours à une configuration valide. Architecture d un CLB
49 CLB du Xilinx 4000 Exemple : Le XC4000 contient plusieurs milliers de cellules et nécessite 650 bits de configuration pour chaque cellule et ses interconnexions, Le chargement de la configuration prend plusieurs millisecond, Il est impossible de configurer une partie isolé
50 Architecture du Virtex-II pro
51 Dimensionnement du circuit
52 Architecture générale
53 Reconfiguration dynamique partielle hors-ligne Les circuits Virtex permettent de réaliser des deisgn partielles. 2 modes de conception : Module based design, Difference based design. Chacun génère un bitstream pour chaque nouveau module. La communnication entre modules est possible grâce aux Bus Macro placés entre les modules.
54 Reconfiguration partielle dynamique en-ligne Grâce au port ICAP (Internal Configuration Access Port), il est possible de lire la configuration actuelle d une partie FPGA, de la modifier puis de la recharger. Cela nécessite de connaître le format du biststream!! bitstream du Virtex [XAPP151] Bitstream du Virtex-II non-diffusé
55 Structure générale du bitstream virtexii Header Configuration Block 0 = configuration des IOBs, clocks, et CLBs Block 1 = configuration des RAMs, Block 2 = configuration des interconnexions Chaque bloc est décomposé en colonnes Comme indiqué chaque Colonne est découpé en frames de différentes taillles. Le frame est l unité minimale de configuration
56 Hiérarchie de reconfiguration Bit stream Cut in frames (384 bits for XCV50) A CLB needs 3 frames A column of 16 CLBs needs 48 frames A column of SelectRAM blocks (4) needs 27 frames A module in the device needs to configure CLBs RAMs IOBs Interconnect
57 Taille de bitstream
58 Temps de reconfiguration du Virtex-II pro
59 Architecture interne d un CLB Un CLB est structuré en 2 colonnes de 2 slices chacune, Chaque slice est connecté par un buffer tri-state à une matrice d interconnexion permettant de communiquer avec n importe quel autre CLB du FPGA, Ils sont également relié à un média de communication local plus rapide,
60 Architecture du CLB VIIpro
61 Architecture d un slice VII pro Fonctionnalité possibles : RAM, ROM double ou simple port, registre à décalage, fonction combinatoire à 4 entrées 4 input LUT Bascule D
62 4. Chez Altera
63 Séries de circuits Stratix, Stratix-II Cyclone MaxII - low-cost - structured ASIC
64 Relative Cost Altera s Product Portfolio Relative Density & Features
65 Altera FPGA Roadmap HardCopy IV Stratix IV GX Performance & Density Stratix IV HardCopy III Stratix III GX Stratix III HardCopy II HardCopy Stratix II GX Cyclone III Stratix GX Stratix Cyclone IV Stratix II Cyclone II Cyclone 130 nm 90 nm 65 nm Planning 45 nm
66 CPLD Market Leadership MAX The CPLD Market Leader 45% 2000: MAX 3000A 40% High Performance 35% Market Share Low Cost 30% 1998: MAX 7000A 25% JTAG ISP 20% 1996: MAX 7000S 15% 10% 5% 0% Altera Source: Altera Estimate 2005 Xilinx Lattice Cypress Atmel Other
67 $995 Carte Stratix I
68 Carte DE2
69 Structure du Stratix 4-Input Look-Up Table LUT REG
70 Structure du Stratix Logic Array M4K Memory Blocks Top & Bottom I/O Elements with Support for Memory Interfaces Embedded Multipliers Side I/O Elements with Support for PCI/PCI-X & Memory Interfaces Phase-Locked Loops
71 Caractéristiques
72 Stratix 1s10
73 Dimensionnement des circuits
74 Cellule de base : LAB Logic Array Block Est composé de 10 LE (Logic Elements) Chaque LE contient : Un registre Une LUT à 4 entrées Multiplexage Carry-logic
75 Stratix II Device Family Device ALMs (1) Equivalent Logic Elements M512 RAM M4K RAM MRAM Total Memory Bits 18-Bit x 18-Bit Multipliers(2) PLLs(3) EP2S15 6,240 15, , EP2S30 13,552 33, ,369, EP2S60 24,176 60, ,544, EP2S90 36,384 90, ,520, EP2S130 53, , ,747, EP2S180 71, , ,383, (1) Adaptive Logic Modules (2) Does Not Include Soft Multipliers Implemented in Memory Blocks (3) Includes Enhanced & Fast PLLs
76
77
78
79 Logic Elements (=CLB)
80 Comparaison
81 2 modes de configurations
82 Mode arithmétique
83 Les interconnections
84 Connexions en ligne
85 Connections en colonnes
86 Les éléments mémoire
87 Système TriMatrix More Data Bits for Larger Memory Buffering M512 Blocks M4K Blocks M-RAM Block More Data Ports for Greater Memory Bandwidth
88 Memory Block Summary Feature Performance True Dual-Port Parity Shift Register Mixed-Clock Byte Enable Initialization Read-Only Address Enable M Bits M4K 4,608 Bits M-RAM 589,824 Bits 380 MHz 400 MHz 400 MHz
89 3 types de mémoire
90 Stratix 1s10
91 Interface d une mémoire double port
92 Mémoires M512
93 Mémoires M4K
94 Mémoires M-RAM
95 Interface M-RAM
96 Bloques DSP
97 Répartition des bloques DSP
98 Schéma d un bloque DSP
99 PLL, distribution de l horloge
100 Distribution de l horloge
101 Programmable I/O
102 I/O
103 Conclusion FPGA Reconfiguration statique Chargement séquentiel Une architecture par application Evolution du FPGA Reconfiguration dynamique Les fonctions peuvent changer en cours de fonctionnement
104 Conclusion Le FPGA a tué l ASIC Moins performant Mais plus flexible La contrainte actuelle du reconfigurable : Le temps de reconfiguration La conception sur reconfigurable nécessite de nouveaux outils Elle permet également la conception de SoC
105 Flexibilité Vs performances Flexibilité Coût de conception Proc. généraliste µ. Contrôleur DSP ASIP Performances-1
106 Conclusion
107 Conclusion
108 Bibliographie New 2-Dimensional Partial Dynamic Reconfiguration Techniques for Realtime Adaptive Microelectronic Circuits, M. Hubner et al, IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architectures (ISVLSI'06) pp
109
110 Pourquoi les FPGAs?
111 Configuration en fonctions à 4 entrées (Virtex I)
112 Fonction à 5 entrées
DOCUMENT PROTEGE PAR UN DROIT DE COPIE. CPLD ou FPGA Critères de choix. page 1
Une des caractéristiques du domaine des circuits programmables est d être résolument moderne, tirant parti des évolutions concernant les procédés technologiques, la propriété intellectuelle(ip), l Internet,
Plus en détailOn distingue deux grandes catégories de mémoires : mémoire centrale (appelée également mémoire interne)
Mémoire - espace destiné a recevoir, conserver et restituer des informations à traiter - tout composant électronique capable de stocker temporairement des données On distingue deux grandes catégories de
Plus en détailChapitre 4 : Les mémoires
1. Introduction: Chapitre 4 : Les mémoires Nous savons que dans un ordinateur toutes les informations : valeur numérique, instruction, adresse, symbole (chiffre, lettre,... etc.) sont manipulées sous une
Plus en détailConception de circuits numériques et architecture des ordinateurs
Conception de circuits numériques et architecture des ordinateurs Frédéric Pétrot et Sébastien Viardot Année universitaire 2011-2012 Structure du cours C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 Codage des
Plus en détailTHÈSE DEVANT L UNIVERSITÉ DE RENNES 1
N d ordre : 3881 THÈSE présentée DEVANT L UNIVERSITÉ DE RENNES 1 pour obtenir le grade de : DOCTEUR DE L UNIVERSITÉ DE RENNES 1 Mention : Traitement du Signal et Télécommunications par Julien LALLET Équipe
Plus en détailIntroduction à l architecture des ordinateurs. Adrien Lebre Décembre 2007
Introduction à l architecture des ordinateurs Adrien Lebre Décembre 2007 Plan - partie 1 Vue d ensemble La carte mère Le processeur La mémoire principal Notion de bus Introduction à l architecture des
Plus en détailELP 304 : Électronique Numérique. Cours 1 Introduction
ELP 304 : Électronique Numérique Cours 1 Introduction Catherine Douillard Dépt Électronique Les systèmes numériques : généralités (I) En électronique numérique, le codage des informations utilise deux
Plus en détailHiérarchie matériel dans le monde informatique. Architecture d ordinateur : introduction. Hiérarchie matériel dans le monde informatique
Architecture d ordinateur : introduction Dimitri Galayko Introduction à l informatique, cours 1 partie 2 Septembre 2014 Association d interrupteurs: fonctions arithmétiques élémentaires Elément «NON» Elément
Plus en détailSéminaire RGE REIMS 17 février 2011
Séminaire RGE REIMS 17 février 2011 ADACSYS Présentation des FPGA Agenda Spécificité et différences par rapport aux autres accélérateurs Nos atouts Applications Approche innovante Document confidentiel
Plus en détailÉcole Nationale d Ingénieurs de Sfax. Cycle de Formation doctorale dans la discipline Ingénierie des Systèmes Informatiques
École Nationale d Ingénieurs de Sfax Cycle de Formation doctorale dans la discipline Ingénierie des Systèmes Informatiques & Université de Cergy-Pontoise Ecole Doctorale Sciences et Ingénierie Spécialité:
Plus en détailPotentiels de la technologie FPGA dans la conception des systèmes. Avantages des FPGAs pour la conception de systèmes optimisés
Potentiels de la technologie FPGA dans la conception des systèmes Avantages des FPGAs pour la conception de systèmes optimisés Gérard FLORENCE Lotfi Guedria Agenda 1. Le CETIC en quelques mots 2. Générateur
Plus en détailVers du matériel libre
Février 2011 La liberté du logiciel n est qu une partie du problème. Winmodems Modem traditionnel Bon fonctionnement Plus cher Electronique propriétaire Blob sur DSP intégré au modem Bien reçu par les
Plus en détailChapitre 1 : Introduction aux méthodologies de conception et de vérification pour SE
Chapitre 1 : Introduction aux méthodologies de conception et de vérification pour SE 1. Rappel de ce qu est un SE 2. Conception au niveau système (ESL) Méthodologie de conception (codesign logiciel/matériel)
Plus en détailThème 3 Conception et vérification d architectures de systèmes sur puce
Thème 3 Conception et vérification d architectures de systèmes sur puce Conception et simulation Frédéric Pétrot Vérification Laurence Pierre Conception et vérification d architectures de systèmes sur
Plus en détailADÉQUATION ALGORITHME-ARCHITECTURE APPLIQUÉE AUX CIRCUITS RECONFIGURABLES
ADÉQUATION ALGORITHME-ARCHITECTURE APPLIQUÉE AUX CIRCUITS RECONFIGURABLES AILTON F. DIAS, MOHAMED AKIL, CHRISTOPHE LAVARENNE, YVES SOREL CNEN/CDTN Divisão de Computação e Informação, CP 941-012-970 Belo
Plus en détailNotions d IPMI et retour. Ecole d électronique numérique Fréjus 28 novembre 2012 Nicolas LETENDRE
Notions d IPMI et retour d experience du LAPP Ecole d électronique numérique Fréjus 28 novembre 2012 Nicolas LETENDRE L IPMI (Intelligent Platform Management Interface) Définition d Interfaces de bas niveau
Plus en détailInformatique Industrielle Année 2004-2005. Architecture des ordinateurs Note de cours T.Dumartin
Informatique Industrielle Année 2004-2005 Architecture des ordinateurs Note de cours T.Dumartin 1 GENERALITES 5 1.1 INTRODUCTION 5 1.2 QU ENTEND-T-ON PAR ARCHITECTURE? 5 1.3 QU EST CE QU UN MICROPROCESSEUR?
Plus en détailQuoi de neuf en LabVIEW FPGA 2010?
Quoi de neuf en LabVIEW FPGA 2010? Yannick DEGLA Ingénieur d Application Fonctionnalités de LabVIEW FPGA 2010 Nœud d intégration d IP - Importer directement des fichiers.xco de Xilinx ou vos propres VHDL
Plus en détail1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants :
GIF-3002 SMI et Architecture du microprocesseur Ce cours discute de l impact du design du microprocesseur sur le système entier. Il présente d abord l architecture du cœur ARM Cortex M3. Ensuite, le cours
Plus en détailElectronique Numérique
Electronique Numérique 1er tome Systèmes combinatoires Etienne Messerli Yves Meyer Septembre 2010 Version 1.4 Mise à jour de ce manuel La base du présent manuel a été écrit par M. Yves Meyer de l'école
Plus en détailQUESTION 1 {2 points}
ELE4301 Systèmes logiques II Page 1 de 8 QUESTION 1 {2 points} En se servant de paramètres électriques donnés dans le Tableau 1 ci-dessous, on désire déterminer la fréquence d opération du compteur présenté
Plus en détailLeçon 1 : Les principaux composants d un ordinateur
Chapitre 2 Architecture d un ordinateur Leçon 1 : Les principaux composants d un ordinateur Les objectifs : o Identifier les principaux composants d un micro-ordinateur. o Connaître les caractéristiques
Plus en détail2.1 Le point mémoire statique Le point mémoire statique est fondé sur le bistable, dessiné de manière différente en Figure 1.
Mémoires RAM 1. LOGIUE STATIUE ET LOGIUE DYNAMIUE Le point mémoire est l élément de base, capable de mémoriser un bit. Il y a deux approches possibles. L approche statique est fondée sur la l'utilisation
Plus en détailSur un ordinateur portable ou un All-in-One tactile, la plupart des éléments mentionnés précédemment sont regroupés. 10) 11)
1/ Généralités : Un ordinateur est un ensemble non exhaustif d éléments qui sert à traiter des informations (documents de bureautique, méls, sons, vidéos, programmes ) sous forme numérique. Il est en général
Plus en détailOrganisation des Ordinateurs
Organisation des Ordinateurs Bernard Boigelot E-mail : boigelot@montefiore.ulg.ac.be URL : http://www.montefiore.ulg.ac.be/~boigelot/ http://www.montefiore.ulg.ac.be/~boigelot/cours/org/ 1 Chapitre 1 Les
Plus en détailChapitre II-2 : Conception SoPC (Altera)
Chapitre II-2 : Conception SoPC (Altera) Plan 1. 2. Processeurs embarqués : conception conjointe System on Programmable Chip = 1. 2. 3. Systèmes à base de Nios-II Le bus système Avalon Les périphériques
Plus en détailQuoi de neuf en contrôle/commande et systèmes embarqués (RIO, WSN...)?
Quoi de neuf en contrôle/commande et systèmes embarqués (RIO, WSN...)? Mathieu PACE National Instruments, Ingénieur d applications L architecture RIO se développe Processeur FPGA E/S E/S E/S personnalisées
Plus en détailConception et Intégration de Systèmes Critiques
Conception et Intégration de Systèmes Critiques 15 12 18 Non 50 et S initier aux méthodes le développement de projet (plan de développement, intégration, gestion de configuration, agilité) Criticité temporelle
Plus en détailGuide Mémoire NETRAM
Guide Mémoire NETRAM Types de mémoires vives On distingue généralement deux grandes catégories de mémoires vives : Mémoires dynamiques (DRAM, Dynamic Random Access Module), peu coûteuses. Elles sont principalement
Plus en détailLES MÉMOIRES FLASH : ENTRE MÉMOIRE VIVE ET MÉMOIRE DE STOCKAGE. Etienne Nowak 12 mars 2015. Etienne Nowak - 12 mars 2015 - GIS-SPADON
LES MÉMOIRES FLASH : ENTRE MÉMOIRE VIVE ET MÉMOIRE DE STOCKAGE Etienne Nowak 12 mars 2015 PRÉSENTATION ETIENNE NOWAK
Plus en détailLogique séquentielle
Bascules et logique séquentielle aniel Etiemble de@lri.fr Logique séquentielle Logique séquentielle Le système a des «états» ans un système séquentiel Éléments de mémorisation Les sorties dépendent des
Plus en détail<Insert Picture Here> Solaris pour la base de donnés Oracle
Solaris pour la base de donnés Oracle Alain Chéreau Oracle Solution Center Agenda Compilateurs Mémoire pour la SGA Parallélisme RAC Flash Cache Compilateurs
Plus en détailLes systèmes embarqués Introduction. Richard Grisel Professeur des Universités Université de Rouen Nacer Abouchi Professeur ESCPE Lyon
Les systèmes embarqués Introduction Richard Grisel Professeur des Universités Université de Rouen Nacer Abouchi Professeur ESCPE Lyon Introduction aux systèmes embarqués Définition. Caractéristiques d
Plus en détailConférence sur les microcontroleurs.
Conférence sur les microcontroleurs. Le microcontrôleur Les besoins et le développement. Vers 1970, pour des calculs (calculatrice). Le premier est le 4004 de Intel, 90K. La technologie. Les 2 principales
Plus en détailVIII- Circuits séquentiels. Mémoires
1 VIII- Circuits séquentiels. Mémoires Maintenant le temps va intervenir. Nous avions déjà indiqué que la traversée d une porte ne se faisait pas instantanément et qu il fallait en tenir compte, notamment
Plus en détailFiche technique CPU 315SN/PN (315-4PN33)
Fiche technique CPU 315SN/PN (315-4PN33) Données techniques N de commande 315-4PN33 Information générale Note - Caractéristiques SPEED-Bus - Données techniques de l'alimentation Alimentation (valeur nominale)
Plus en détailIFT1215 Introduction aux systèmes informatiques
Introduction aux circuits logiques de base IFT25 Architecture en couches Niveau 5 Niveau 4 Niveau 3 Niveau 2 Niveau Niveau Couche des langages d application Traduction (compilateur) Couche du langage d
Plus en détailArchitecture des Ordinateurs. Partie II:
Architecture des Ordinateurs Partie II: Le port Floppy permet le raccordement du lecteur de disquette àla carte mère. Remarque: Le lecteur de disquette a disparu il y a plus de 6 ans, son port suivra.
Plus en détailConception de Systèmes de Communications Numériques
Conception de Systèmes de Communications Numériques CSCN Markus Muck, Xavier Miet Markus.Muck@motorola.com Motorola Labs Paris (CRM) -1 - Motorola Labs CRM Paris Motorola consacre chaque année environ
Plus en détailFiche technique CPU 314SC/DPM (314-6CG13)
Fiche technique CPU 314SC/DPM (3146CG13) Données techniques N de commande 3146CG13 Type CPU 314SC/DPM Information générale Note Caractéristiques SPEEDBus Technologie SPEED7 24 x DI, 16 x DO, 8 x DIO, 4
Plus en détailCours 7 : Programmation d une chaîne d acquisition
Cours 7 : Programmation d une chaîne d acquisition 4 Concepts 4 Programmation Cible Pentium : Langages de haut niveau Langage graphique G sous LabView + librairies de VI ; Langage C + librairies de fonctions
Plus en détailDescription du logiciel Modbus RTU
Description du logiciel Modbus RTU V.1.0 Actualisée 04/2014 Page 1 de 57 Description du logiciel Modbus RTU Description du logiciel Modbus RTU V.1.0 Actualisée 04/2014 Page 2 de 57 Sommaire Description
Plus en détailModélisation de la Reconfiguration Dynamique appliquée à un décodeur LDPC Non Binaire
Modélisation de la Reconfiguration Dynamique appliquée à un décodeur LDPC Non Binaire LAURA CONDE-CANENCIA 1, JEAN-CHRISTOPHE.PREVOTET 2, YASET OLIVA 2, YVAN EUSTACHE 1 1 Université Européenne de Bretagne
Plus en détailCours 13. RAID et SAN. 2004, Marc-André Léger
Cours 13 RAID et SAN Plan Mise en contexte Storage Area Networks Architecture Fibre Channel Network Attached Storage Exemple d un serveur NAS EMC2 Celerra Conclusion Démonstration Questions - Réponses
Plus en détailCONTEC CO., LTD. Novembre 2010
La gamme CONTEC CONTEC CO., LTD. Novembre 2010 1 Agenda Introduction Data acquisition and control Data Communication Expansion chassis and accessory Distributed I/O and media converter Stainless steel
Plus en détailArchitecture des ordinateurs TD1 - Portes logiques et premiers circuits
Architecture des ordinateurs TD1 - Portes logiques et premiers circuits 1 Rappel : un peu de logique Exercice 1.1 Remplir la table de vérité suivante : a b a + b ab a + b ab a b 0 0 0 1 1 0 1 1 Exercice
Plus en détailArchitecture des ordinateurs
Décoder la relation entre l architecture et les applications Violaine Louvet, Institut Camille Jordan CNRS & Université Lyon 1 Ecole «Découverte du Calcul» 2013 1 / 61 Simulation numérique... Physique
Plus en détailEMETTEUR ULB. Architectures & circuits. Ecole ULB GDRO ESISAR - Valence 23-27/10/2006. David MARCHALAND STMicroelectronics 26/10/2006
EMETTEUR ULB Architectures & circuits David MARCHALAND STMicroelectronics 26/10/2006 Ecole ULB GDRO ESISAR - Valence 23-27/10/2006 Introduction Emergence des applications de type LR-WPAN : Dispositif communicant
Plus en détailGPA770 Microélectronique appliquée Exercices série A
GPA770 Microélectronique appliquée Exercices série A 1. Effectuez les calculs suivants sur des nombres binaires en complément à avec une représentation de 8 bits. Est-ce qu il y a débordement en complément
Plus en détailUne méthode de conception de systèmes sur puce
École thématique ARCHI 05 Une méthode de conception de systèmes sur puce (de l intégration d applications) Frédéric PÉTROT Laboratoire TIMA Institut National Polytechnique de Grenoble Frédéric Pétrot/TIMA/INPG
Plus en détailGestion de mémoire secondaire F. Boyer, Laboratoire Sardes Fabienne.Boyer@imag.fr
Gestion de mémoire secondaire F. Boyer, Laboratoire Sardes Fabienne.Boyer@imag.fr 1- Structure d un disque 2- Ordonnancement des requêtes 3- Gestion du disque - formatage - bloc d amorçage - récupération
Plus en détailASR1 TD7 : Un microprocesseur RISC 16 bits
{Â Ö Ñ º ØÖ Ý,È ØÖ ºÄÓ Ù,Æ ÓÐ ºÎ ÝÖ Ø¹ ÖÚ ÐÐÓÒ} Ò ¹ÐÝÓÒº Ö ØØÔ»»Ô Ö Óº Ò ¹ÐÝÓÒº Ö» Ö Ñ º ØÖ Ý»¼ Ö½» ASR1 TD7 : Un microprocesseur RISC 16 bits 13, 20 et 27 novembre 2006 Présentation générale On choisit
Plus en détailKick Off SCC 2015. EMC l offre EXTREMIO. fmarti@fr.scc.com Philippe.rolland@emc.com. Vers de nouveaux horizons
Kick Off SCC 2015 EMC l offre EXTREMIO fmarti@fr.scc.com Philippe.rolland@emc.com Vers de nouveaux horizons Context Marché Les baies de stockages traditionnelles ont permis de consolider fortement Les
Plus en détailEPREUVE OPTIONNELLE d INFORMATIQUE CORRIGE
EPREUVE OPTIONNELLE d INFORMATIQUE CORRIGE QCM Remarque : - A une question correspond au moins 1 réponse juste - Cocher la ou les bonnes réponses Barème : - Une bonne réponse = +1 - Pas de réponse = 0
Plus en détailImplémentation Matérielle des Services d un RTOS sur Circuit Reconfigurable
Implémentation Matérielle des Services d un RTOS sur Circuit Reconfigurable Pierre Olivier*, Jalil Boukhobza*, Jean-Philippe Babau +, Damien Picard +, Stéphane Rubini + *Lab-STICC, + LISyC, Université
Plus en détailAiguilleurs de courant intégrés monolithiquement sur silicium et leurs associations pour des applications de conversion d'énergie
Aiguilleurs de courant intégrés monolithiquement sur silicium et leurs associations pour des applications de conversion d'énergie ABDELILAH EL KHADIRY ABDELHAKIM BOURENNANE MARIE BREIL DUPUY FRÉDÉRIC RICHARDEAU
Plus en détailSIN-FPGA DESCRIPTION PAR SCHEMA
SIN-FPGA DESCRIPTION PAR SCHEMA Documents ressources: http://www.altera.com/literature/lit-index.html Introduction to Quartus II : intro_to_quartus2.pdf Documentation QUARTUS II : quartusii_handbook.pdf
Plus en détailArchitecture des calculateurs
Formation en Calcul Scientifique - LEM2I Architecture des calculateurs Violaine Louvet 1 1 Institut Camille jordan - CNRS 12-13/09/2011 Introduction Décoder la relation entre l architecture et les applications
Plus en détailUsine Numérique Intégration Produit Production
Usine Numérique Intégration Produit Production Bernard Hoessler Manufacturing Business Group EMEA Paris 25 Novembre 2010 Du monde virtuel au monde réél Page 2 Stratégie développée dans l industrie Exploiter
Plus en détailConception Systèmes numériques VHDL et synthèse automatique des circuits
Année 2011-2012 Conception Systèmes numériques VHDL et synthèse automatique des circuits Travaux pratiques WIDEMACV1 LAAS-CNRS 2011 Présentation du simulateur VHDL sous environnement Cadence Présentation
Plus en détailMAC-TC: programmation d un plate forme DSP-FPGA
MAC-TC: programmation d un plate forme DSP-FPGA Tanguy Risset avec l aide de: Nicolas Fournel, Antoine Fraboulet, Claire Goursaud, Arnaud Tisserand - p. 1/17 Plan Partie 1: le système Lyrtech Introduction
Plus en détailINF6500 : Structures des ordinateurs. Sylvain Martel - INF6500 1
INF6500 : Structures des ordinateurs Sylvain Martel - INF6500 1 Cours 4 : Multiprocesseurs Sylvain Martel - INF6500 2 Multiprocesseurs Type SISD SIMD MIMD Communication Shared memory Message-passing Groupe
Plus en détailMICROCONTROLEURS PIC PROGRAMMATION EN C. V. Chollet - cours-pic-13b - 09/12/2012 Page 1 sur 44
MICROCONTROLEURS PIC PROGRAMMATION EN C V. Chollet - cours-pic-13b - 09/12/2012 Page 1 sur 44 Chapitre 1 GENERALITES 1 DEFINITION Un microcontrôleur est un microprocesseur RISC (Reduced Instruction Set
Plus en détailSécuristation du Cloud
Schémas de recherche sur données chiffrées avancés Laboratoire de Cryptologie Thales Communications & Security 9 Avril 215 9/4/215 1 / 75 Contexte Introduction Contexte Objectif Applications Aujourd hui
Plus en détailStructure de base d un ordinateur
Structure de base d un ordinateur 1-Définition de l ordinateur L ordinateur est un appareil électronique programmable qui traite automatiquement les informations. Il est constitué de l unité centrale et
Plus en détailJulien MATHEVET Alexandre BOISSY GSID 4. Rapport RE09. Load Balancing et migration
Julien MATHEVET Alexandre BOISSY GSID 4 Rapport Load Balancing et migration Printemps 2001 SOMMAIRE INTRODUCTION... 3 SYNTHESE CONCERNANT LE LOAD BALANCING ET LA MIGRATION... 4 POURQUOI FAIRE DU LOAD BALANCING?...
Plus en détailSoftware and Hardware Datasheet / Fiche technique du logiciel et du matériel
Software and Hardware Datasheet / Fiche technique du logiciel et du matériel 1 System requirements Windows Windows 98, ME, 2000, XP, Vista 32/64, Seven 1 Ghz CPU 512 MB RAM 150 MB free disk space 1 CD
Plus en détailCHAPITRE 4 LA MÉMOIRE DE L'ORDINATEUR
CHAPITRE 4 LA MÉMOIRE DE L'ORDINATEUR 1. Les différents types de mémoires Un ordinateur est composé de plusieurs types de mémoire. À première vue, on peut d'abord distinguer la mémoire principale à l'interne
Plus en détailDocumentation d information technique spécifique Education. PGI Open Line PRO
Documentation d information technique spécifique Education PGI Open Line PRO EBP Informatique SA Rue de Cutesson - ZA du Bel Air BP 95 78513 Rambouillet Cedex www.ebp.com Equipe Education : 01 34 94 83
Plus en détail11 Février 2014 Paris nidays.fr
11 Février 2014 Paris nidays.fr Inspection de canalisations flexibles utilisées sur les plateformes pétrolières Raphaël TILLET U n g r o u p e, d e s s a v o i r - f a i r e Ingénierie Electronique et
Plus en détail2015 // 2016. des formations. programme. Retrouvez toutes ces informations sur enseirb-matmeca.bordeaux-inp.fr
programme des formations Filière Électronique...2 Filière Informatique...3 Filière Mathématique et Mécanique...4 Filière Télécommunications...5 Filière Réseaux et Systèmes d Information...6 Filière Systèmes
Plus en détailEd 03/95 PAQ 1530 NON URGENTE (INFO PRODUIT) TEMPORAIRE DEFINITIVE
d 03/95 PAQ 1530 COMMUNICAION CHNIQU N C0351 Date : 18-09-2002 OmniPCX 4400 Nb de pages : 16 URGN (FASH PRODUI) NON URGN (INFO PRODUI) MPORAIR DFINIIV OBJ : CAR GPA2 Veuillez trouver ci-joint la documentation
Plus en détailGouvernance IT : par où commencer? Hubert Lalanne DE, Chief Architect for Industries IBM Software France
Conférence IDC Gouvernance IT - Paris 6 Avril 2011 Gouvernance IT : par où commencer? Hubert Lalanne DE, Chief Architect for Industries IBM Software France 2011 IBM Corporation Quels sont les ingrédients
Plus en détailManuel d'utilisation de la maquette
Manuel d'utilisation de la maquette PANNEAU SOLAIRE AUTO-PILOTE Enseignement au lycée Article Code Panneau solaire auto-piloté 14740 Document non contractuel L'énergie solaire L'énergie solaire est l'énergie
Plus en détailTHÈSE. présentée à TÉLÉCOM PARISTECH. pour obtenir le grade de. DOCTEUR de TÉLÉCOM PARISTECH. Mention Informatique et Réseaux. par.
École Doctorale d Informatique, Télécommunications et Électronique de Paris THÈSE présentée à TÉLÉCOM PARISTECH pour obtenir le grade de DOCTEUR de TÉLÉCOM PARISTECH Mention Informatique et Réseaux par
Plus en détailPlan de cette matinée
Plan de cette matinée Windows 2008 Les différentes versions Migration Rôles et fonctionnalités Présentation des nouveautés Windows 2008 R2 Les apports de cette nouvelle version Windows 7 Les différentes
Plus en détailTARGET SKILLS PlanningPME
PlanningPME Planifiez en toute simplicité TARGET SKILLS PlanningPME Manuel d installation Ce document décrit l'installation du logiciel PlanningPME. Copyright 2002-2008 TARGET SKILLS. Tous droits réservés.
Plus en détailSystèmes et traitement parallèles
Systèmes et traitement parallèles Mohsine Eleuldj Département Génie Informatique, EMI eleuldj@emi.ac.ma 1 Système et traitement parallèle Objectif Etude des architectures parallèles Programmation des applications
Plus en détailLe Product Backlog, qu est ce c est?
Le Product Backlog, qu est ce c est? Ludovic Larché Agile Tour 2012 à Rennes le 4 octobre 2012 Sommaire > Rappels théoriques : qu est ce qu un Product Backlog? > Le Product Backlog n est pas seul! > Techniques
Plus en détailDiagrammes de Package, de déploiement et de composants UML
labsticc.univ-brest.fr/pages_perso/babau/ Diagrammes de Package, de déploiement et de composants UML Jean-Philippe Babau Département Informatique, UFR Sciences, Laboratoire Lab-STICC 2 1 Plan Description
Plus en détailConcevoir son microprocesseur
Concevoir son microprocesseur structure des systèmes logiques Jean-Christophe Buisson Collection Technosup Ellipses Avant-propos Ce livre s adresse aux étudiants en informatique de licence et maîtrise,
Plus en détailPrésentation du système informatique utilisé et éléments d architecture des ordinateurs
TP informatique PTSI-PT Semestre 1 Lycée Gustave EIFFEL, BORDEAUX Présentation du système informatique utilisé et éléments d architecture des ordinateurs GL, SV, VB Objectif(s) Se familiariser aux principaux
Plus en détailStructure et Technologie des Ordinateurs A. Oumnad
Structure et Technologie des Ordinateurs par A. OUMNAD Structure et Technologie des Ordinateurs A. Oumnad Structure et Technologie des Ordinateurs par A. OUMNAD 2 Plan du cours I Introduction...4 I. Architecture
Plus en détailDémêler la complexité
Démêler la complexité La plate-forme d émulation virtuelle ABB simplifie le test du contrôle-commande de procédé MARIO HOERNICKE, RIKARD HANSSON La simulation logicielle intervient souvent en phase finale
Plus en détailContributions à l expérimentation sur les systèmes distribués de grande taille
Contributions à l expérimentation sur les systèmes distribués de grande taille Lucas Nussbaum Soutenance de thèse 4 décembre 2008 Lucas Nussbaum Expérimentation sur les systèmes distribués 1 / 49 Contexte
Plus en détailConception Systèmes numériques VHDL et synthèse automatique des circuits
Année 2008-2009 Conception Systèmes numériques VHDL et synthèse automatique des circuits Travaux pratiques Pentium4 Présentation du simulateur VHDL sous environnement Cadence Présentation de l outil Synopsys
Plus en détailOrdinateurs, Structure et Applications
Ordinateurs, Structure et Applications Cours 10, Les interruptions Etienne Tremblay Université Laval, Hiver 2012 Cours 10, p.1 Les interruptions du 8086 Une interruption interrompt l exécution séquentielle
Plus en détailPrérequis réseau constructeurs
Prérequis réseau constructeurs - Guide de configuration du réseau Page 2 - Ports utilisés - Configuration requise - OS et navigateurs supportés Page 4 Page 7 Page 8 Guide de configuration du réseau NB:
Plus en détailLes solutions National Instruments pour le Model In-The-Loop (MIL) et le prototypage rapide (RCP)
Les solutions National Instruments pour le Model In-The-Loop (MIL) et le prototypage rapide (RCP) Karine Rouelle Business Development Manager Real-Time Testing Au programme Mise en œuvre du Model-In-the-Loop
Plus en détailCloud for Sales Retail Execution Piloter la relation client en temps réel pour doper votre présence en linéaire. SAP Forum, Lausanne Juin 17, 2014
Cloud for Sales Retail Execution Piloter la relation client en temps réel pour doper votre présence en linéaire SAP Forum, Lausanne Juin 17, 2014 Agenda Introduction Stratégie SAP CRM Chocolats Camille
Plus en détailTout savoir sur le matériel informatique
Tout savoir sur le matériel informatique Thème de l exposé : Les Processeurs Date : 05 Novembre 2010 Orateurs : Hugo VIAL-JAIME Jérémy RAMBAUD Sommaire : 1. Introduction... 3 2. Historique... 4 3. Relation
Plus en détailIntroduction à la Programmation Parallèle: MPI
Introduction à la Programmation Parallèle: MPI Frédéric Gava et Gaétan Hains L.A.C.L Laboratoire d Algorithmique, Complexité et Logique Cours du M2 SSI option PSSR Plan 1 Modèle de programmation 2 3 4
Plus en détailARDUINO DOSSIER RESSOURCE POUR LA CLASSE
ARDUINO DOSSIER RESSOURCE POUR LA CLASSE Sommaire 1. Présentation 2. Exemple d apprentissage 3. Lexique de termes anglais 4. Reconnaître les composants 5. Rendre Arduino autonome 6. Les signaux d entrée
Plus en détailOrdonnancement sous contraintes de Qualité de Service dans les Clouds
Ordonnancement sous contraintes de Qualité de Service dans les Clouds GUÉROUT Tom DA COSTA Georges (SEPIA) MONTEIL Thierry (SARA) 05/12/2014 1 Contexte CLOUD COMPUTING Contexte : Environnement de Cloud
Plus en détailInformatique pour scientifiques hiver 2003-2004. Plan général Systèmes d exploitation
Informatique pour scientifiques hiver 2003-2004 27 Janvier 2004 Systèmes d exploitation - partie 3 (=OS= Operating Systems) Dr. Dijana Petrovska-Delacrétaz DIVA group, DIUF 1 Plan général Systèmes d exploitation
Plus en détailTHÈSE PRÉSENTÉE À L UNIVERSITÉ BORDEAUX 1 ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES DE L INGÉNIEUR. Par Michaël GRAND POUR OBTENIR LE GRADE DE DOCTEUR
N d ordre : 4388 THÈSE PRÉSENTÉE À L UNIVERSITÉ BORDEAUX 1 ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES DE L INGÉNIEUR Par Michaël GRAND POUR OBTENIR LE GRADE DE DOCTEUR SPÉCIALITÉ : ÉLECTRONIQUE Conception
Plus en détailMétriques de performance pour les algorithmes et programmes parallèles
Métriques de performance pour les algorithmes et programmes parallèles 11 18 nov. 2002 Cette section est basée tout d abord sur la référence suivante (manuel suggéré mais non obligatoire) : R. Miller and
Plus en détailLa carte à puce. Jean-Philippe Babau
La carte à puce Jean-Philippe Babau Département Informatique INSA Lyon Certains éléments de cette présentation sont issus de documents Gemplus Research Group 1 Introduction Carte à puce de plus en plus
Plus en détailSélection du contrôleur
Démo CoDeSys - 1 - 1. Configuration de l environnement de travail : Lancer le logiciel CoDeSys Fichier Nouveau Lors de la première utilisation, une boîte de dialogue apparaît permettant la sélection du
Plus en détailStruxureWare Power Monitoring v7.0. La nouvelle génération en matière de logiciel de gestion complète d énergie
StruxureWare Power Monitoring v7.0 La nouvelle génération en matière de logiciel de gestion complète d énergie Évolution des deux plate-formes originales Power Monitoring v7.0 SMS ION Enterprise 2012 Struxureware
Plus en détail