CONTEXTE PROJET (1) FINANCEMENT DASSAULT/SEXTANT POUR PRE-ETUDE SELECTION ALCATEL ESPACE SUITE A CONSULTATION MI-1994 DEMARRAGE ETUDE : MARS 95

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1 CONTEXTE PROJET (1) FINANCEMENT DASSAULT/SEXTANT POUR PRE-ETUDE SELECTION ALCATEL ESPACE SUITE A CONSULTATION MI-1994 DEMARRAGE ETUDE : MARS 95 RDP : JUIN 96 MI SPOT5 : FEVRIER 99 MV SPOT5 : FEVRIER 2000 PLUS D'ENREGISTREURS MAGNETIQUES POUR SPOT 5

2 CONTEXTE PROJET (2) PARTENARIAT ALCATEL - IBM POUR FOURNITURE DES PUCES MEMOIRE - 16 Mbits CONCEPTION ET FABRICATION DES MODULES MEMOIRE (MONTPELLIER TECHNOLOGIES) FOURNITURE CARTE CALCULATEUR PAR SAAB ERICSSON SPACE ARCHITECTURE DE LA MEMOIRE DE MASSE VALIDEE SUR MAQUETTE 35 Gbits (DEVELOPPEE EN INTERNE PAR ALCATEL)

3 PRINCIPALES FONCTIONS MdM SPOT 5 RECOIT DES DONNEES DU COMPRESSEUR FOURNIT LES DONNEES AU FORMATEUR/CHIFFREUR TRANSPARENTE AU NIVEAU FORMATAGE PRISE DE VUE DIRECTE POSSIBLE SUR SPOT 5 CAPACITE = 90 Gbits DEBIT ECRITURE = 150 Mbits/s (3 CANAUX) DEBIT LECTURE = 100 Mbits/s (2 CANAUX) GESTION PAR FICHIERS IMPLANTEE

4 SYNOPTIQUE CHAINE IMAGE SPOT 5 CONFIGURATION N 1 : 3 CANAUX (2 POUR PVD + 1 ENREGISTRE OU 3 ENREGISTRES) INST ECI 1 * * FCR1 * * * QPSK SSPA SSPA 2/4 INST 2 SSR OBDH bus CONFIGURATION N 2 : 5 CANAUX (2 POUR PVD + 3 ENREGISTRES) INST ECI 1 * FCR1* QPSK SSPA SSPA 2/4 SSR OBDH Bus INST ECI 2 * FCR2 * *

5 CARACTERISTIQUES MdM SPOT 5 (1) 3 CANAUX ENTREE A 50 Mbits/s 2 CANAUX SORTIE A 50 Mbits/s DONNEES TRANSPORTEES SUR LIENS LNR DEVELOPPES POUR SPOT 5 DONNEES ET HORLOGE TRANSPORTEES SUR LIGNE UNIQUE (CODE 4B/5B) DEBIT MAX = 160 Mbits/s COMMANDE/CONTROLE VIA BUS OBDH DEFINITION D'UN PROTOCOLE POUR LA MdM COUPLEUR DE BUS GERE PAR MICROPROCESSEUR GESTION PAR FICHIERS DEFINITION DE SECTEURS (TAILLE 2.5 Mbits) GESTION DE TABLES DE SECTEURS PAR ALGORITHME D'ALLOCATION ( MECANISMES UTILISES POUR DISQUES DURS)

6 CARACTERISTIQUES MdM SPOT 5 (2) MODES SUPPORTES STANDBY RETENTION ECRITURE LECTURE ECRITURE/LECTURE SIMULTANEES AUTOTEST SCRUBBING FONCTIONS CONTROLEUR ET PLAN MEMOIRE DANS DES BOITIERS DIFFERENTS ICU : INTERFACE AND CONTROLE UNIT (1 NOMINAL + 1 REDONDANT) MSU : MEMORY STACK UNIT (2 BOITIERS) TOTAL DE 4 BOITIERS AVEC CROSS-STRAPPING POSSIBLE

7 SYNOPTIQUE GENERAL MdM SPOT 5 OBDH BRA/BRP E1 N E2 N E3 N ICS LNR DATA INPUT ICU nominal OUTPUT LOOP DATA INPUT OUTPUT LOOP LNR BNR CU BCG CU S1N S2N TM/TC TM/TC BNR CU BCG CU A MSU B MSU BNR CU BCG CU TM/TC TM/TC E1 R E2 R LNR DATA INPUT OUTPUT LOOP DATA INPUT OUTPUT LOOP LNR S1R S2R E3 R ICU redundant OBDH BRA/BRP ICS BNR CU BCG CU

8 TM/TC INTERNE PAR BUS SERIE GERE PAR ASIC CONTROLEUR (DEVELOPPE POUR PROJET) PROGRAMMATION MdM GESTION PAR FICHIERS (256 MAXIMUM) CARACTERISTIQUES MdM SPOT 5 (3) PARAMETRES ECRITURE : N FICHIER, N CANAL ENTREE, NOMBRE DE SECTEURS DU FICHIER PARAMETRES LECTURE : N FICHIER, N CANAL SORTIE SEQUENCE DE PREPARATION NECESSAIRE POUR EFFECTUER L'ALLOCATION DES SECTEURS POUR CHAQUE FICHIER (POSSIBILITE DE DEFINIR UNE FILE D'ATTENTE) ECRITURE OU LECTURE DECLENCHEES PAR UNE TELECOMMANDE EXECUTION (SYNCHRONISEE SUR REFT 8 Hz) DISTRIBUTION INTERNE DES DONNEES LIENS SERIES FONCTIONNANT A 168 Mbits/s (HORLOGE + DONNEES SUR MEME LIGNE) et Tx SPECIFIQUES DEVELOPPES PAR ALCATEL (CODE 8B/10B + CODAGE DE HAMMING) MATRICE DE COMMUTATION 32x32 (ASIC AsGa)

9 ARCHITECTURE PLAN MEMOIRE (1) WRITE CHANNEL MEMORY BOARD MEMORY BOARD MEMORY BOARD MEMORY BOARD Tx Tx Tx Tx READ CHANNEL MODE ECRITURE TRAME GENEREE PAR ICU (ENTETE + BLOC DE DONNEES) ET DIFFUSEE A TOUTES LES CARTES MEMOIRES LA CARTE MEMOIRE AYANT RECONNU SON ADRESSE VA STOCKER LES DONNEES MODE LECTURE TRAME GENEREE PAR ICU (ENTETE + CHAMP DE DONNEES VIDE) TRANSMISSION DE LA TRAME DE CARTE EN CARTE (DAISY CHAIN) LA CARTE RECONNAISSANT SON ADRESSE REMPLIRA LE CHAMP DE DONNEES DE LA PROCHAINE TRAME

10 ARCHITECTURE PLAN MEMOIRE (2) UTILISATION 4Mx4bits IBM MOT : 80 bits (20 ACCEDES EN PARALLELE) BLOC : 32 mots SOIT 320 OCTETS SUPERBLOC : 1280 OCTETS (CHAMP DE DONNEES DE LA TRAME) SECTEUR : 256 SUPERBLOCS (2.5 Mbits) MODULE : 128 SECTEURS (320 Mbits) CARTE MEMOIRE : 16 MODULES (5 Gbits) 1 BOITIER MSU PEUT CONTENIR JUSQU'A 11 CARTES MEMOIRE CAPACITE MAXIMUM Gbits PROTECTION CONTRE UPSETS CODE DE HAMMING INTEGRE SUR PUCE LUNA C (128 bits + 9 bits code) SUPERBLOC PROTEGE PAR CRC (1280 octets = 1278 octets DONNEES + 2 octets CRC) CODE DE HAMMING POUR LIAISONS SERIE INTERNES DURCISSEMENT AU NIVEAU DES ASICs DEVELOPPES (REGISTRES DE CONFIGURATION PAR EXEMPLE)

11 ARCHITECTURE PLAN MEMOIRE (3) MINERVE MINERVE 16 bits 16 bits Memory board 8 bits 8 bits 8 bits JUNON 8 bits Clock TM/TC COM Clock Clock HD HD Logic TxHD 168 Mbits/s MSU 168 Mbits/s 168 Mbits/s TM/TC COM 8 bits MATCOM Cmd/Ctrl ICU 168 Mbits/s 168 Mbits/s 168 Mbits/s TxHD HD TxHD

12 DESCRIPTION MODULE MEMOIRE CAPACITE 320 Mbits CONSTITUE DE 2 DEMI-MODULES CONTRE-COLLES 10 + ASIC GESTIONNAIRE MINERVE COMPOSANTS REPORTES SELON PROCEDE C4 (FLIP-CHIP) MONTAGE EN SURFACE DE LA CARTE MEMOIRE ALIMENTEES SOUS 3.3 VOLTS ACCEPTE DEBIT 168 Mbits/s EN ECRITURE OU EN LECTURE ACCES SIMULTANE POSSIBLE MODELES DE VOL EN COURS DE PRODUCTION DERNIERES LIVRAISONS ATTENDUES FIN JUIN

13 MECANISMES DE RECONFIGURATION CONFIGURATION DE LA MEMOIRE DEFINIE PAR : STATUS MSU STATUS DES CARTES MEMOIRE STATUS DES MODULES MEMOIRE STATUS DES SECTEURS GESTION DES DEFAILLANCES DONNEES VERIFIEES APRES ECRITURE DE CHAQUE BLOC (320 octets) DANS LE PLAN MEMOIRE CODE CRC POUR TRAMES SURVEILLANCE PARAMETRES INTERNES MODE AUTOTEST (DUREE ~ 30 s QUELQUE SOIT LE NOMBRE DE CARTES TESTEES) POSSIBILITE D'ISOLER TOUTE CARTE MEMOIRE DEFAILLANTE Coupure alimentation (distribuée sous forme AC) Déconnexion du "réseau" en reconfigurant la matrice de commutation FONCTIONNEMENT POSSIBLE AVEC 1 SEUL BOITIER MEMOIRE (MSU)

14 BILAN PERFORMANCES MdM SPOT 5 CAPACITE 90 Gbits DEBIT 150 Mbits/s ECRITURE 100 Mbits/s LECTURE CONSOMMATION RETENTION 61 W ECRITURE 142 W LECTURE 160 W ECRITURE/LECTURE 187 W AUTOTEST 92 W TEB (24 heures rétention) 6x10-13 MASSE 73 kg DIMENSIONS ICU 450 x 231 x 249 mm MSU 491 x 290 x 240 mm FIABILITE (5 ANS) NB : 8 ASICs DEVELOPPES DANS LE CADRE DE CE PROJET (1 AsGa (US) + 7 TEMIC)

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