Informatique Industrielle. Eric Magarotto

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1 Industrielle Eric Magarotto emagarot/ Université de Caen Basse-Normandie (UCBN) Département de Physique - EEA (UFR Sciences) & Département d (UFR Sciences) Année Eric Magarotto Industrielle 1 1 / 139

2 1 sur l échange des données Acquisition de données 5 sion et perspectives ric Magarotto Industrielle 1 2 / 139

3 L histoire... Architecture Echange de Données Les différents bus de communication 1 sur l échange des données L histoire... Architecture Echange de Données Les différents bus de communication 2 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 3 USB IEEE 1394 Ethernet 4 Acquisition de données Principe de l acquisition Un exemple de carte : Microlab (Digimétrie) 5 sion et perspectives ric Magarotto Industrielle 1 3 / 139

4 L histoire... Architecture Echange de Données Les différents bus de communication Un peu d histoire... Génération 0 ( ) : Les calculateurs mécaniques Depuis Pascal via Leibniz puis Babbage pour aboutir à Aiken (1944). Génération 1 ( ) : Les tubes Avec guerre, premier ordinateur (Turing) puis Von Neuman l IAS et commercialisation UNIVAC. Génération 2 ( ) : Les transistors invention chez Bell (1948). DEC (1961) : premier mini-ordinateur IBM début de l influence du logiciel et langage. Eric Magarotto Industrielle 1 4 / 139

5 L histoire... Architecture Echange de Données Les différents bus de communication Un peu d histoire (2) Génération 3 ( ) : Circuits intégrés course à la puissance (IBM, DEC). Génération 4 (1980?) : VLSI : Very Large Scale Integration intégration des transistors dans une puce : miniaturisation évolution de la capacité de traitement et du coût : informatique grand public Apple & IBM leaders mondiaux Systèmes d exploitation (DOS, OS2, Windows, UNIX, LINUX) architecture RISC (plutôt que CISC) multi cœurs (limite de la loi de Moore) Eric Magarotto Industrielle 1 5 / 139

6 Pourquoi? Différents matériels L histoire... Architecture Echange de Données Les différents bus de communication Architecture en couches Device d un constructeur unique sur un réseau pas de pb (hard & soft)! Device différents (avant les standards) bcp de pb close systems!!!! Solution : open systems interchangeabilité : OSI (Open System Interconnection) modèle de réference qui simplifie et hiérarchise les communications de données selon 7 niveaux (ou couches). Définition (OSI simplifié) Dans l industrie : temps est + important que de nombreuses fonctionnalités dans la transmission de l information : adoption du modèle simplifié à 3 couches : application (la + haute) et donnée-physique (les 2 + basses). Eric Magarotto Industrielle 1 6 / 139

7 L histoire... Architecture Echange de Données Les différents bus de communication Architecture en couches (2) Eric Magarotto Industrielle 1 7 / 139

8 L histoire... Architecture Echange de Données Les différents bus de communication Architecture en couches (3) Détails : Les couches niveau 1 : application : transfert de fichier, échanges de messages niveau 2 : présentation : format des données niveau 3 : session : organisation et synchronisation des échanges niveau 4 : transport : canal de transfert des messages entre process niveau 5 : réseau : routage optimal entre noeuds du réseau niveau 6 : data link : mise en forme des trames et correction d erreurs des données niveau 7 : physique : caractéristiques mécaniques et électriques du système Eric Magarotto Industrielle 1 8 / 139

9 L histoire... Architecture Echange de Données Les différents bus de communication Architecture en couches (4) Exemple Un manager français à Paris envoie un courrier contenant une demande à un collègue qui parle anglais à Chicago. Il dicte la lettre à sa secrétaire. Cette lettre passe par un assistant qui vérifie les coordonnées et enregistre la demande. Le manager américain reçoit le courrier et fait le nécessaire pour assurer un service de qualité dévolu à ce courrier. Il en fait aussi une copie. Un assistant aux USA prend en charge ce courrier et décide que ce copurrier doit d abord passer par une companie de Boston (qui est concernée par ce courrier). Il prévoit les destinations futures à travers les différents services de la companie américaine. La poste prend ce courrier en charge (poids, tampon, etc...) pour Chicago via Boston. Enfin, le courrier arrive dans la boite aux lettres de la companie de Chicago. niveau 1 : niveau 2 : niveau 3 : niveau 4 : niveau 5 : niveau 6 : niveau 7 : application : le manager présentation : la secrétaire session : l assistant transport : le manager américain réseau : assistant américain data link : la poste physique : boite aux lettres de Chicago Eric Magarotto Industrielle 1 9 / 139

10 Von Neuman Introduction L histoire... Architecture Echange de Données Les différents bus de communication Architecture interne à la base de presque tous les ordinateurs 4 parties : 1 mémoire 2 unité arithmétique et logique 3 unité de contrôle 4 dispositifs d entrées sorties Eric Magarotto Industrielle 1 10 / 139

11 L histoire... Architecture Echange de Données Les différents bus de communication carte mère ric Magarotto Industrielle 1 11 / 139

12 L histoire... Architecture Echange de Données Les différents bus de communication microprocesseur caractérisé par : fréq. d horloge (en MHz), largeur des bus (données et adresse), mémoire adressable, nb de transistors et taille de gravure perfs : CPI + MIPS fréq. Horloge + jeu instructions (CISC - RISC) Eric Magarotto Industrielle 1 12 / 139

13 L histoire... Architecture Echange de Données Les différents bus de communication Mémoire Principale caractéristiques générales mémoire = circuit permettant d enregistrer, de conserver et de restituer des informations (données) codage des adresses sur n bits = 2 n cases mémoires entrée de commande R/W entrée de sélection mise en haute impédance caractéristiques - critères capacité = nb bits (en Ko, Mo, Go) format des données largeur (en bits ou octets) du mot mémorisable temps d accès : qui s écoule entre instant ou l opération (R/W ) est lancée et l instant où donnée est effectivement disponible sur bus de données temps de cycle : intervalle min séparant 2 demandes succ. de R (ou W) débit : nb max d informations / sec lues (ou écrites) volatilité : la permanence des informations en mémoire Eric Magarotto Industrielle 1 13 / 139

14 L histoire... Architecture Echange de Données Les différents bus de communication Définition (RAM) Une mémoire vive (RAM : Random Access Memory) sert au stockage temporaire des données. Elle doit avoir un temps de cycle très court pour ne pas ralentir le microprocesseur. Volatiles, statique (SRAM) ou dynamique (DRAM) Définition (ROM) mémoires non volatiles appelées mémoires mortes (ROM : Read Only Memory). La seule opération possible (après programmation) est une lecture Eric Magarotto Industrielle 1 14 / 139

15 L histoire... Architecture Echange de Données Les différents bus de communication ROM prog. usine,non modifiable, très rapide PROM programmable une seule fois, coût relativement faible EPROM reprogrammable (entièrement) et souvent ( 1000) EEPROM EPROM améliorée car effaçable mot par mot, coût élevé FLASH clé USB, lecteur MP3, PDA,..., EEPROM particulière Hiérarchie Eric Magarotto Industrielle 1 15 / 139

16 L histoire... Architecture Echange de Données Les différents bus de communication Mémoire Secondaire (de masse) HDD capacité (en Go) temps de positionnement de la tête, latence débit de pointe, rapidité contrôleur de disque taille des caches (ou buffers) Disque Optique CD, DVD Eric Magarotto Industrielle 1 16 / 139

17 L histoire... Architecture Echange de Données Les différents bus de communication Principe des communications pré-requis : 3 éléments Source (émetteur) : convertit information adaptée au support d échange Recepteur : accepte le signal et (re)convertit les données originelles Support : ligne de communication : transport du signal (fils, fibre optique, radio, satellite) Compréhension mutuelle type de signal utilisé définition des 1 et 0 logiques codage utilisé maintenir la synchronisation entre émetteur et source gestion du flux de données (éviter engorgement) détection et correction d erreurs Eric Magarotto Industrielle 1 17 / 139

18 L histoire... Architecture Echange de Données Les différents bus de communication Signaux & codage introduction 1 choisir le codage de l information (RZ, NRZ, Manchester,...) 2 type des données : de nature sonore, texte, graphique 3 représentation adoptée : analogique ou numérique 4 transmission : sens des échanges, mode et synchronisation inconvénient des signaux numériques déformation, importance de la bande passante effet capacitif Eric Magarotto Industrielle 1 18 / 139

19 états logiques Introduction L histoire... Architecture Echange de Données Les différents bus de communication Modes de transmission 1 asymétrique : 2 niveaux de tensions (ex : RS232) 2 symétrique (différentiel) : différence de tension (ex : USB) remarque : dépendant du support physique de communication : filaire (câble), aérien (ondes hertziennes), optique (fibre, laser)! perturbations rapidité CEM parasites (bruit), affaiblissement (proportionnel à la longueur et la fréquence) distorsion (déphasage). etc... Bauds : nombre de bits de données transmis par seconde. Eric Magarotto Industrielle 1 19 / 139

20 L histoire... Architecture Echange de Données Les différents bus de communication Modes de transmission (suite) simplex Les données circulent dans un seul sens (émetteur vers récepteur) half duplex Les données circulent dans les 2 sens mais pas simultanément : bande passante utilisée en intégralité full duplex Les données circulent de manière bidirectionnelle et simultanément : bande passante / 2 (sauf multiplexage) multipoint point à point Eric Magarotto Industrielle 1 20 / 139

21 L histoire... Architecture Echange de Données Les différents bus de communication série les bits sont transmis les uns à la suite des autres, sur une seule et même ligne parallèle les bits sont transmis à plusieurs en même temps (octet) sur plusieurs lignes disposées en parallèle remarques la transmission parallèle supporte mal les hautes fréquences transmission série, un seul fil transporte l information (les données et donc pas d horloge) pb de synchronisation ric Magarotto Industrielle 1 21 / 139

22 L histoire... Architecture Echange de Données Les différents bus de communication synchrone émetteur et récepteur nécessitent même fréquence d horloge (pour la synchronisation). Le plus lent impose donc le rythme des communications. On parle alors de transmission orientée message. Temps qui sépare l envoi de 2 messages doit être un multiple de la durée d un bit. Le message commence par un ou plusieurs caractères de synchronisation puis la totalité des données. Pas de contrôle d erreurs. asynchrone transmission caractère par caractère, le temps entre deux caractères (2 blocs de bits) n étant pas défini. Chaque caractère est entouré de bits de contrôle (en sus de payload). Avantage : simplicité de la méthode (le caractère est envoyé dès que la touche est appuyée). La synchronisation est donc imposée par le protocole. On parle de transmission orientée caractère. ric Magarotto Industrielle 1 22 / 139

23 L histoire... Architecture Echange de Données Les différents bus de communication Définition (Protocole) Notion identique à la langue. Règles strictes de communication (question & réponses). Procédures de récupération en cas d erreur ou timeout. Le protocole doit être connu de l émetteur et du récepteur. par scrutation ( polling ) Le µp interroge l interface : données à traiter? Sinon, il attend ralentit les comm. (µp monopolisé en permanence). par interruption ( interrupt ) Signal asynchrone au programme en cours. µp n attend pas la disponibilité de la donnée peut exécuter autre programme. ric Magarotto Industrielle 1 23 / 139

24 L histoire... Architecture Echange de Données Les différents bus de communication problème : intervention constante du µp pour transférer des données entre la mémoire et les modules d E/S solution : DMA (Direct Memory Access) Principe : décharger µp des opérations d E/S, les confier à un contrôleur qui se charge d accéder à la mémoire à la demande des périphériques présence d un module supplémentaire sur le bus système (contrôleur DMA en vol de cycles ou rafale). erreurs détecter et/ou corriger : parité (horizontale ou verticale) checksum (parité verticale et horizontale croisées) CRC (Cyclic Redundancy Check) Eric Magarotto Industrielle 1 24 / 139

25 L histoire... Architecture Echange de Données Les différents bus de communication Définition (Bus) Conducteur servant de canal de transmission commun entre plusieurs circuits qui peuvent s y connecter à la demande, soit en tant qu émetteurs, soit en tant que récepteur ou les deux. Définition (Port) Dans le cas où la ligne sert uniquement à la communication entre deux composants matériels, on parle de port. Description connectique particulière à chaque bus protocole d échange propre à chaque bus l ensemble des opérations est assuré par un contrôleur de bus (interface d E/S) qui assure une bonne communication entre le périphérique et le système. Eric Magarotto Industrielle 1 25 / 139

26 L histoire... Architecture Echange de Données Les différents bus de communication Architecture interne lignes d adresses : liaison bidirectionnelle qui permet la sélection (l adressage) des informations à traiter dans un emplacement mémoire lignes de données : liaison bidirectionnelle qui assure le transfert des informations (R ou W) entre un élément et un autre lignes de commandes : liaison pour assurer la synchronisation des flux d informations sur les bus de données et d adresses. Les signaux de commandes que l on peut rencontrer sont l horloge ( clock ), les signaux de demandes d interruption (INT Request) et d accord ( acknowledge ), les signaux d arbitrage des échanges, le contrôle des échanges (read or write, type de transfert, types des données) etc... Eric Magarotto Industrielle 1 26 / 139

27 L histoire... Architecture Echange de Données Les différents bus de communication Contrôleur de Bus (ou d interface) L architecture est générale : un registre de commande : le processeur y décrit le travail à effectuer (sens du transfert, mode du transfert) un (ou plusieurs) registre(s) de données : il(s) contien(nen)t les mots à échanger entre le processeur et la mémoire un registre d état : il indique si l unité d échange est prête, si l échange s est bien déroulé arbitrage Le bus sert aussi bien au µp qu au contrôleur lorsqu ils dialoguent avec la mémoire. Si le µp et le contrôleur souhaitent utiliser simultanément le bus, il est nécessaire de procéder à un arbitrage pour décider qui va en prendre le contrôle et devenir ainsi le maître du bus. Chaque protocole possède une (ou plusieurs) méthode(s) d arbitrage particulière. Eric Magarotto Industrielle 1 27 / 139

28 L histoire... Architecture Echange de Données Les différents bus de communication Caractéristiques générales largeur bus d adresse (en bits) : conditionne l espace mémoire adressable, largeur bus de données (en bits) : conditionne le nombre d accès nécessaires pour transporter une donnée, vitesse d horloge : détermine le débit des communications, multiplexage : les mêmes lignes physiques sont utilisées pour transporter des informations différentes (but évident : réduire le nombre de lignes des bus et donc les coûts de fabrication). Des méthodes ont rapidement été mises au point afin de faire transiter plusieurs bits simultanément sur une même ligne multiplexage(temporel ou fréquentiel), temps de latence, méthode d arbitrage : décider qui va prendre le contrôle du bus (devenir le maître et posséder ainsi le privilège du DMA), Hot Swap : raccordement périphériques sans arrêt de la machine, Plug and Play : reconnaissance des unités d échange sans reconfiguration des adresses d E/S et d Interruption, critère global d évaluation : taux de transfert maximal théorique T xt (Mo/s) = frequence bus largeur Eric Magarotto Industrielle 1 28 / 139

29 L histoire... Architecture Echange de Données Les différents bus de communication classification selon le type de périphériques connectés : 1 bus système ( system ) aussi communément appelé bus local : c est celui qui se connecte directement au processeur (il possède maintenant une mémoire cache). Il est multi-processeurs. Le transfert des données entre un bus système et les autres bus se fait via un pont ( bridge ) et est géré par une puce système ( system chipset ) 2 périphérique interne ( backplane ) ou bus d extension : ce type de bus est situé sur la carte mère et les périphériques internes y sont connectés via des slots. 3 bus de périphérique externe ( peripheral ) : ce type de bus sert à connecter des périphériques externes avec la mémoire interne. ou bien selon la nature de ses liaisons (série ou parallèle) ou encore par son cadencement (synchrone ou asynchrone). Eric Magarotto Industrielle 1 29 / 139

30 L histoire... Architecture Echange de Données Les différents bus de communication classification bus internes parallèles ISA, EISA (8 MHz) arrêt! PCI (synchrone, 264 Mo/s) ATA (IDE 8, Ultra6 133 Mo/s) AGP ( Go/s) SCSI (SCSI Mo/s) bus internes série PCIe (8Go/s, move to peripheral) SATA (I 150 Mo/s, II 600 Mo/s) SCSI série (SSA, FC, IEEE1394) bus de périphériques (traditionnels) RS232 (115 ko/s, P2P) RS485 (1 Mo/s, RS232 RLI : Modbus) Centronics (SPP, ECP 3 Mo/s) IEEE488 (GPIB, HPIB 1 Mo/s) I2C (0.425 Mo/s) Ethernet 10/100 (100 Mo/s) bus de périphériques (émergeants) USB (USB2 60 Mo/s) IEEE 1394 (100 Mo/s) Giga Ethernet (Go/s) SCSI FC (400 Mo/s) Cardbus (127 Mo/s, SD card), SPI Eric Magarotto Industrielle 1 30 / 139

31 L histoire... Architecture Echange de Données Les différents bus de communication Evolution du marché des bus d extension changement!! traditionnel (RS232, para., Ethernet) émergeants (USB, IEEE1394, GigaEthernet) ric Magarotto Industrielle 1 31 / 139

32 L histoire... Architecture Echange de Données Les différents bus de communication Architecture PC & échanges de données : des contrôleurs partout! Contrôleurs : les cœurs des communications de données. Eric Magarotto Industrielle 1 32 / 139

33 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 1 sur l échange des données L histoire... Architecture Echange de Données Les différents bus de communication 2 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 3 USB IEEE 1394 Ethernet 4 Acquisition de données Principe de l acquisition Un exemple de carte : Microlab (Digimétrie) 5 sion et perspectives ric Magarotto Industrielle 1 33 / 139

34 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Aspects matériels Définition (Bus Parallèle) Se connecte en parallèle, reçoit (du µp) et envoie (vers l extérieur) les données en parallèle sur 8 voies. Son contrôleur d interface est le circuit 8255 (port standard). Désuet (en cours de disparition) mais suffisamment simple pour débuter. Connecteurs DB 25 ric Magarotto Industrielle 1 34 / 139

35 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Aspects matériels (suite) La Norme IEEE 1284 pour signaux interface bidirectionnelle de périphérique, version 1994 caractéristiques physiques, électriques, mode de transfert des données. Signaux STROBE : active à l état bas, données sur D0 - D7. ACK : 0 bien reçu caractère transmis, PC peut continuer la transmission. BUSY : 0 buffer de réception plein. PC doit attendre retour à 1 pour recommencer émission. PAPER OUT : alimentation en papier interrompue. SELECT : imprimante on line ou off line. AUTOLINEFEED : 1 imprimante doit effectuer saut de ligne à chaque caractère return reçu. ERROR : imprimante a détecté une erreur. INIT-RESET : initialisation de l imprimante. SELECT IN : imprimante mise hors ligne. GND : masse du PC. ric Magarotto Industrielle 1 35 / 139

36 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Fonctionnement Situation mémoire Modes SPP : standard (SPP), bidirectionnel (BPP, 1987, lent : 150 Ko/s E+S) EPP : étendu (1991, rapide : 2Mo/s, software control, handshake simple) ECP : capacité améliorée (1992, rapide, hardware control, handshake compliqué) Signaux (autres modes) ric Magarotto Industrielle 1 36 / 139

37 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Protocole Protocole Standard : Handshake Programmation accès aux registres : à partir de l adresse de base du port parallèle. Eric Magarotto Industrielle 1 37 / 139

38 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Les registres SPP (8255) Offset Reg. R/W bit signal Pin DB25 Base+0 DATA W (out) 7 D7 9 6 D6 8 R (in) : EPP 5 D5 7 4 D4 6 3 D3 5 2 D2 4 1 D1 3 0 D0 2 Offset Reg. R/W bit signal pin DB25 Base+1 STATUS R (in) 7 busy 11 6 ack 10 5 paper out 12 4 select in 13 3 error 15 2 IRQ 1 reservé 0 reservé Offset Reg. R/W bit signal pin DB25 Base+2 CONTROL R/W 7 inutilisé 6 inutilisé (sens DATA) 5 Data port in/out 4 IRQ via Ack 3 SP selec printer 16 2 reset printer 17 1 AL auto linefeed 14 0 STB strobe 1 Remarque DATA : données conservées sur le port Remarque STATUS : lecture seule, états logique (S3 à S7) maintenus Remarque CONTROL : C0 à C3 sorties Eric Magarotto Industrielle 1 38 / 139

39 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire pourquoi? tension : connection point à point (RS232), multipoints (RS422), multipoints bidirectionnelle (RS485) courant : boucle 4-20 ma + utilisée, + robuste aux perturbations distance parallèle Principe Eric Magarotto Industrielle 1 39 / 139

40 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Aspects matériels Définition (Bus Série Asynchrone) Se connecte en parallèle, reçoit (sur RxD) et envoie (sur TxD) les données en série sur 1 voie bit après bit. Echange de données entre DTE et DCE. Le contrôleur d interface est le circuit 8250 (port standard). Désuet (en cours de disparition), remplacé par nouvelle version et encore très utilisé Connecteurs DB25 et DB9 Eric Magarotto Industrielle 1 40 / 139

41 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Aspects matériels (suite) La Norme EIA 232 origine 1969, réévaluée 1991 caractéristiques physiques, électriques, protocole de transfert des données. Signaux DB9-25 Signal Fonction Sens 1-8 DCD (Data Carrier Detect) E 2-3 RxD (Received Data) E 3-2 TxD (Transmitted Data) S 4-20 DTR (Data Terminal Ready) S 5-7 SG (Signal Ground) 6-6 DSR (Data Set Ready) E 7-4 RTS (Request To Send) S 8-5 CTS (Clear To Send) E 9-22 RI (Ring Indicator) E SG : masse TxD : ligne d émission RxD : ligne de réception RTS : ligne de demande d émission (positionné état haut DTE veut envoyer) CTS : ligne d invitation à émettre (passe état haut DTE attend data du DCE) DTR : émetteur positionne niveau haut en ligne + prêt à émettre DSR : positionné niveau haut DTE prêt à recevoir DCD : détection de porteuse (passe au niveau haut) RI : indication de sonnerie Eric Magarotto Industrielle 1 41 / 139

42 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Format de communication RS232 : tensions Trame rappels : les paramètres de la communication doivent être connus de l émetteur et du récepteur Eric Magarotto Industrielle 1 42 / 139

43 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Format de communication Trame (détails) les paramètres sont : vitesse ASCII, ASCIIx parité paire, impaire, forcée (haute ou basse) nb STOP bits handshaking matériel ou logiciel utilisation FIFO et seuils en émission et réception Remarques au repos, ligne au 1 logique synchronisation clock start bit LSB envoyé en premier parité optionnelle Eric Magarotto Industrielle 1 43 / 139

44 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Protocole : contrôle de flux Sans Avec Emulation Handshaking Eric Magarotto Industrielle 1 44 / 139

45 Récapitulatifs connecteurs et flux Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Protocole Eric Magarotto Industrielle 1 45 / 139

46 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Protocole matériel RTS / CTS problème de régulation de flux de données câblage complet Eric Magarotto Industrielle 1 46 / 139

47 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Protocole logiciel Xon - Xoff principe : buffer réception plein à 80% récepteur envoie Xoff(0 13) buffer réception vide à 20% récepteur envoie Xon(0 11) Eric Magarotto Industrielle 1 47 / 139

48 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Principe général UART Définition (Universal Asynchronous Receiver Transmitter) Cœur de tout port série contrôle la conversion des données parallèles du CPU en format série (l inverse en réception) ainsi que le chargement / déchargement des registres internes. Bcp avantages : longue distance, simple (2 fils), universel, très usité, présent dans tous les microcontrolleurs, eprouvé, fiable, prix attractif! Eric Magarotto Industrielle 1 48 / 139

49 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Principe Emission/Reception UART émission réception Eric Magarotto Industrielle 1 49 / 139

50 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire architecture UART Eric Magarotto Industrielle 1 50 / 139

51 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire table des registres adresse base : 0x3F8 (COM1) 2 modes : polling ou interrupt (gestion IRQ) 12 registres 8 bits (2 données, 7 contrôle, 3 état ) 8 adresses partagées! prog : mode réel accès direct registres (aussi IT soft) lecture : char inp(int AdressePort) écriture : outp (int AdressePort, char val) Eric Magarotto Industrielle 1 51 / 139

52 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (données) Registres données : RBR/THR RBR : Receiver Buffer Register : registre tampon de réception, couplé au RSR (Receiver Shift Register) registre à décalage des données reçues THR : Transmitter Holding Register : registre d attente d émission, couplé au TSR (Transmit Shift Register) registre à décalage des données émises mécanismes La donnée à transmettre : transite sur bus interne puis dans THR (contrôlé par d autres registres). La donnée est ensuite transférée dans le registre à décalage d émission (TSR) sérialiser la donnée sur TxD. Lorsque le registre d émission est vide état communiqué au système via THRE. La donnée provenant de la ligne RS232 : convertie (en TTL exploitable par le registre) puis chargée dans le registre à décalage de réception (RSR) désérialise la donnée, ensuite transférée dans RBR (sous contrôle d autres registres) avant de transiter sur bus interne vers CPU. Eric Magarotto Industrielle 1 52 / 139

53 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (vitesses) Registres vitesse : DLM/DLL DLL : Divisor Latch Less Significant Byte : registre LSB de division d horloge DLM : Divisor Latch Most significant Byte : registre MSB de division d horloge. calcul vitesse : DLM/DLL fréquence horloge 16 (256 DLM+DLL) mode de calcul : vitesse transmission = chargement en 2 fois (LSB puis MSB) car codage sur 8 bits Vitesse (bauds) valeur (Décimal) valeur (Hexa) 0x900 0x180 0x60 0x30 0x18 0x0C 0x06 0x02 Eric Magarotto Industrielle 1 53 / 139

54 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (interruptions) IER : Interrupt Enable Register : autorisation des IT bit 0 (ERDA : Enable Receive Data Avalaible IT) : IT quand données reçues dans RBR (0 = non et 1 = oui). bit 1 (ETD : Enable Transmit holding register Data available IT) : IT quand THR devient vide (fin émission caractère) bit 2 (ERLS) : Enable Receiver Line Status IT) : IT autorisée lors d un changement d état de la ligne de réception. bit 3 (EMS : Enable Modem Status IT) : IT autorisée qd modem change d état. bits inutilisés et toujours à zéro. IIR : Interrupt Identification Register : identification des IT bit 0 (IP : Interrupt Pending) : 0 IT demandée et 1 dans le cas contraire, bits (ID1-ID2-ID3 : IDentificator interrupt bit 1, 2 et 3) indiquent nature, source et conséquence de l IT selon priorité, bit 4-5 : 0 (réservés), bit 6-7 : FE1 et FE2 (FIFO Enable bit 1 et 2) : Validation des FIFO. FE2 mis à 1 si bit 0 de FCR (FE)= 1. FE2 = 0 FIFOs inactivées (1 activées. FE1 = 0 FIFOs activées mais inutilisables. Eric Magarotto Industrielle 1 54 / 139

55 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (config transmission) LCR : Line Control Register bits 0-1 (WLS0 et 1 : World Length Select bit 0 et 1) : nb bits caractère (codage 5, 6, 7 ou 8 bits) bit 2 (STB : STop Bits) : nb de bits Stop bit 3 (PEN : Parity ENable) : validation de parité. bit 4 (EPS : Even Parity Select) : parité paire ou impaire. bit 5 (SP : Sticky Parity) : forçage de parité (inverse de EPS). bit 6 (BC : Break Control) : contrôle de break (0 = HS, 1 = RAZ TXD). bit 7 (DLAB : Divisor Latch Access Bit) : DLAB=1, autorise accès DLL/DLM, DLAB = 0 accès RBR, THR et IER. STB WLS1 WLS0 payload Stop 0 x x 5,6,7 ou , SP EPS PEN type de parité signification x x 0 NP : No Parity aucune OP : Odd Parity impaire EP : Even Parity paire HP : High Parity haute : LP : Low Parity basse : 0 Eric Magarotto Industrielle 1 55 / 139

56 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (config transmission 2) MCR : Modem Control Register : commande du modem bit 0 (DTR : Data Terminal Ready) : force la ligne DTR dans l état indiqué. bit 1 (RTS : Request To Send) : force la ligne RTS dans l état indiqué. bit 2 (OUT1) : 1 valide, 0 invalide sortie OUT1 (en la forçant à 1). bit 3 (OUT2) : idem pour OUT2. bit 4 (LOOP) : 1 LOOP-back, test UART si défaillance matérielle (rupture,pb de ligne) ou logicielle (pb de config.). bit 5 (AFE : AutoFlow control Enable) : 1 mode diagnostic, donnée émise immédiatement reçue (vérification transfert de donnée (bus interne). bits 6-7 : tous à 0. SCR SCratch Register : réglage horloge ext. et débuggage DLAB = 1 bits P0 à P5 représentent valeur du diviseur (jusqu à 31.5). P6=1 sélection IT logiques (ILS : IT Logic Select), sinon sélection sortie de l UART (OS : UART Output Select). Si DLAB = 0 : rien. Eric Magarotto Industrielle 1 56 / 139

57 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (config transmission 3) FCR : FIFO Control Register : réglage des FIFO bit 0 (FE : Fifo Enable) : 1 pour valider les FIFO RBR et THR. 0 efface la totalité des FIFO et empêche l écriture des autres bits du registre bit 1 (RFR : Receiver Fifo Reset) : vide FIFO RBR (pas RSR, bistable) bit 2 (TFR : Transmit Fifo Reset) : vide FIFO THR (pas TSR, bistable) bit 3 (DMS : Dma Mode Select) :RxRDY et TxRDY : 1 0 (inactifs) bit 4-5 (TTL-TTM : Transmit Trigger level LSB-MSB) : seuil max à atteindre (en octets)sur FIFO THR (=TFR) avant de déclencher une IT FIFO bit 6-7 (RTL-RTM : Receiver Trigger level LSB-MSB) : idem FIFO RBR (RFR) TTM (resp. RTM) TTL (resp. RTL) seuil octet octets octets octets Eric Magarotto Industrielle 1 57 / 139

58 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (état transmission) LSR : Line Status Register : état ligne de communication bit 0 (DR : Data Ready) : 1 donnée entièrement reçue et transférée dans RBR (ou FIFO RBR). RAZ par lecture RBR (ou FIFO RBR). bit 1 (OE : Overrun Error) : 1 sur-vitesse, caractère nouveau vient d arriver et précédent pas encore lu ou seuil FIFO dépassé. bit 2 (PE : Parity Error) : 1 erreur de parité détectée. FIFO : erreur sur dernier caractère. bit 3 (FE : Framing Error) :1 erreur de format (nb stop bits incorrect) détectée. FIFO : erreur sur dernier caractère, 2 bits pour resynchroniser. bit 4 (BI : Break Indicator) : 1 erreur de break détectée (idle time trop long, vitesses transmission différentes). Avec FIFO, erreur sur dernier caractère sortant, 2 CLK pour prochain caractère à traiter. bit 5 (THRE : Transmit Holding Register Empty) :1 THR vide, prêt à attendre un prochaine donnée (mis à 1 quand transfert THR vers TSR effectué). RAZ par rechargement THR. Avec FIFO, mis à 1 lorsque FIFO THR vide. bit 6 (TSRE : Transmit Shift Register Empty) : 1 THR et TSR vides. RAZ par chargement THR. Avec FIFO, 1 lorsque FIFO et TSR vides. bit 7 (RFE : RBR FIFO Error) : 1 erreur (PE, FE, BI) dans FIFO RBR. Eric Magarotto Industrielle 1 58 / 139

59 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (état transmission 2) MSR : Modem Status Register : état du modem bit 0 (DCTS : Delta Clear To Send) : 1 si CTS a changé d état depuis la dernière lecture. bit 1 (DDSR : Delta Data Set Ready) : 1 si DSR a changé d état depuis la dernière lecture. bit 2 (TERI : Trailing Edge Indicator Ring) : 1 si RI est passée de l état haut à bas depuis la dernière lecture. bit 3 (DDCD : Delta Data Carrier Detect) : 1 si DCD a changé d état depuis la dernière lecture. bit 4 (CTS : Clear To Send) :1 si CTS=0. En mode Diagnostic égal à RTS. bit 5 (DTR : Data Terminal Ready) : 1 si DTR=0. En Diagnostic égal à DTR. bit 6 (RI : Ring Indicator) : 1 si RI=0. En mode Diagnostic égal à OUT1. bit 7 : (DCD : Data Carrier Detect) 1 si DCD=0. En Diagnostic égal à OUT2. Eric Magarotto Industrielle 1 59 / 139

60 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Programmation UART (6) méthodologie polling sans FIFO 1 init adresses registres (+ base UART) 2 init polling (IER) 3 config paramètres DLAB pour accès vitesse (DLL/DLM) chargement DLL/DLM remise DLAB pour suite config paramètres transmission (ASCII,Stop, parité, etc...) 4 émission lire LSR vérifier THR vide (THRE) charger donnée dans THR 5 réception lire LSR vérifier RBR plein (RHR) décharger donnée de RBR Eric Magarotto Industrielle 1 60 / 139

61 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Aspects matériels Définition (Bus I2C : Inter Integrated Circuit) externe au PC, développé au début des années 80 par Philips, on s y branche en parallèle, les données transitent en série (synchrone). Support Physique 1 masse, 2 fils (SCL et SDA), tous les périphérique au même potentiel, source d alim. Un pb : toutes les sorties logiques connectées ensemble Une solution : collecteur ouvert (ou drain pour CMOS)! niveau résultant ET logique ric Magarotto Industrielle 1 61 / 139

62 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Caractéristiques générales seulement 3 fils pour composants très divers 12.5 Ko/s (standard), 50 Ko/s (rapide), 425 Ko/s (new) nb de composant limité par charge capacitive totale de la ligne : 400 pf composant le plus lent synchronise la vitesse lecture sans pb (pas d interférences, I MAX = 3mA) grande variété de circuits dispo. pb si plusieurs circuits veulent communiquer simultanément arbitrage Signaux et validité des données 2 signaux synchrones : données (SDA : Serial DAta Line), horloge (SCL : Serial Clock Line) V CC, V CC prise en compte de la valeur des données (SDA) sur niveau haut d horloge (SCL) au repos, toutes les sorties des circuits connectés à 1 Eric Magarotto Industrielle 1 62 / 139

63 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (1) 2 modes 1 Maître-Esclave : 1 seul circuit dirige la communication : le maître. Dans ce cas, le maître (ou l esclave) devient tour à tour émetteur ou récepteur selon l opération effectuée (lecture ou écriture). 2 Multi-Maîtres : plusieurs circuits peuvent prendre la main sur le bus et décider des opérations. Un seul maître est actif à un moment donné. Trame et langage M : Master SL : Slave S : Start SR : Repeated Start P : Stop A : Acknowledge NAK : Not Acknowledge Eric Magarotto Industrielle 1 63 / 139

64 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (2) Start/Stop bus au repos (SDA=1 et SCL=1) S : SDA 0 pendant SCL=1 P : SDA 1 pendant SCL=1 bus libre : t 4.7 µs Re Start objectif : perte du bus emploi : R puis W Eric Magarotto Industrielle 1 64 / 139

65 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (3) Données Entre S et P, nb indéfini d octets pour un même sens de transfert (R ou W) 1 octet data + A/NAK (généré par le récepteur des données M ou SL) fin : A 0 SDA résultant = 0 Adressage standard (1 o) étendu (2 o) Eric Magarotto Industrielle 1 65 / 139

66 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (4) Lecture Ecriture Eric Magarotto Industrielle 1 66 / 139

67 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (5) Vitesse Arbitrage Eric Magarotto Industrielle 1 67 / 139

68 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire I2C : Protocole (6) Adresses reservées adresse fonction description Appel général Après l émission d un appel général, les circuits ayant la capacité de traiter ce genre d appel émettent un acquittement. Le deuxième octet permet de définir le contenu de l appel Octet de Start Pour synchroniser les périphériques lents avec les rapides x Protocole Cbus Tous les circuits I2C deviennent sourds. On peut transmettre ce que l on veut sur le bus. Retour à la normale dès détection d une condition d arrêt x Autres protocoles pour assurer une compatibilité avec des autres protocoles Reset Remet tout les registres des circuits connectés dans leur état initial (équivalent à celui lors de la mise sous tension). Les circuits qui en sont capables rechargent leur adresse d esclave Réservé : usage futur exemple : débuggage réseau xxx High Speed Passage en mode High Speed (3.4 Mbits/s) xxx Adressage étendu utilisées en adressage 10 bits xxx Reservé : usage futur Eric Magarotto Industrielle 1 68 / 139

69 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire SPI : Aspects matériels Définition (Bus SPI : Serial Peripheral Interface) externe au PC, développé par Motorola, les données (par octets) transitent en série (synchrone), connexion de périphérique externes low speed. Description 4 fils (SCLK, MISO, MOSI et SS), faible ou moyenne bande passante (1 Mbps). Le bus SPI bus est de type maître/esclave (master/slave). Lorsque plusieurs composants communiquent, un seul est le maître (il impose le signal d horloge) et les autres sont des esclaves. Le protocole est de type full-duplex : les données sont émises et reçues simultanément. Eric Magarotto Industrielle 1 69 / 139

70 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire SPI : Caractéristiques générales Chaque composant possède son propre registre à décalage transmission d un octet en 8 coups d horloge. Topologie Star Topologie Daisy Chain Eric Magarotto Industrielle 1 70 / 139

71 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire Signaux SCLK : Serial CLocK, pilotée par le maître, max 10 Mhz, commune à tous les composants MISO : Master-In Slave-Out data, de l esclave vers le maître MOSI : Master-Out Slave-In data, du maître vers l esclave SS : Slave Select (sélection de boitier), possibilité de connecter plusieurs périphériques au même bus en parallèle. n périphériques n+3 connections avantages connectique facile beaucoup de périphériques possibles full duplex pas de collision/arbitrage (un seul maître à la fois) pas d adressage inconvénients nombre de fils proportionnels aux nombre de périphériques pas de handshake (ACK, NAK) on communique avec l ensemble des esclaves adapter le protocole/driver pas de contrôle de flux ric Magarotto Industrielle 1 71 / 139

72 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire SPI : Protocole Configuration 3 paramètres : Horloge : pré-divisée à partir de la fréq. de l UC Polarité CPOL (Clock POLarity) : Phase CPHA (Clock PHAse) : 4 possibilités (incompatibles entre elles) paramètres maître = paramètres esclaves ric Magarotto Industrielle 1 72 / 139

73 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire SPI : Protocole (2) Programmation 1 Activer le port SPI 2 choisir le mode (maître ou esclave) 3 choisir la vitesse de transfert des données (respecer celle de l esclave) 4 charger le registre d émission SPI 5 échange en cours... (40 µs à 200 KHz) 6 attendre le positionnement d un bit de fin de tranfert (ou d une IT) 7 lire le registre de réception Eric Magarotto Industrielle 1 73 / 139

74 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 1-Wire : Aspects matériels Définition (Bus 1-Wire : un seul fil) externe au PC, développé par Dallas SC, les données transitent en série (synchrone) sur un seul fil, un seul maître et de multiples esclaves. Description LSB en premier, vitesse 16 Kbps (mode régulier) ou 144 Kbps (mode overdrive), chaque circuit possède une adresse physique unique (par constructeur). I-Button. Eric Magarotto Industrielle 1 74 / 139

75 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 1-Wire : Protocole 3 phases INIT : Le maître envoie un reset (état bas 480 µs) à tous les composant du réseau.les composants répondent par un pulse de présence (wait t 60 µs + Low 240 µs) ADDR : selection du périphérique par une adresse unique de 8 octets (famille,1 o + serial,6 o + CRC,1 o). DATAX : échange de données, dépend du composant, commande ROM ric Magarotto Industrielle 1 75 / 139

76 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 1-Wire : Protocole (2) Emission Reception Commandes ROM (Octet après RESET) 1 0x33 : READ (lecture sur un seul esclave) 2 0x55 : MATCH (selection d esclave) 3 0xCC : SKIP (appel général) 4 0xF0 : SEARCH (recherche code des esclaves) 5 0xEC : CONDITIONAL SEARCH (idem search avec condition) ric Magarotto Industrielle 1 76 / 139

77 USB IEEE 1394 Ethernet 1 sur l échange des données L histoire... Architecture Echange de Données Les différents bus de communication 2 Bus standard Parallèle Bus standard Série asynchrone Bus série synchrone I2C, SPI, 1-Wire 3 USB IEEE 1394 Ethernet 4 Acquisition de données Principe de l acquisition Un exemple de carte : Microlab (Digimétrie) 5 sion et perspectives ric Magarotto Industrielle 1 77 / 139

78 USB IEEE 1394 Ethernet généralités USB : Motivation interne au PC, souci de standardisation, bus constructeur (HP, NXP, compaq, intel,etc..), release , r , r ,release OTG Toutes ces release en M/S sauf OTG. WUSB en USB 3.0 en 2009.Série synchrone, half duplex, plug and play, bas coût, alimentation possible 500 ma max Eric Magarotto Industrielle 1 78 / 139

79 USB IEEE 1394 Ethernet Topologie topologie logique 3 composants : host, device (hub/fonction) 7 niveaux max, 5 hub max, longueur max 5 m (full speed) vocation bus bureau (pas industriel!) 1.5 Mb/s (low), 12 Mb/s (full), 480 Mb/s (high), débit réels plus faibles (payload + bits contrôle) bus partagé (bande passante divisée) topologie physique p2p M (host) / S (device) étoile à 8 bits 127 device max (@ 0 réservée) OTG : p2p host - host ( multimaster) Eric Magarotto Industrielle 1 79 / 139

80 USB IEEE 1394 Ethernet Fonctionnement du bus USB analogie avec un restaurant d entreprise! restaurant composé d une cuisine et d une salle cuisine : host controller + root hub salle : 127 tables de 31 clients (par groupe) avec chef : endpoint 0) chef communique infos : descripteurs (quelle entreprise (vid)? quel service (PID)?, nb de clients, etc...) protocole comprend 3 types de clients pressés (interrupt) souris clavier : attente entre 2 plats < seuil fixé par client cool (bulk) imprimante, scanner : tout leur temps pour manger (si service trop rapide NAK) boulimiques (isochrone) audio, vidéo : clients exigeants, débit garanti le restaurant est grand avec beaucoup de tables mais quelquefois impossible de servir plat identique a l ensemble : refus de servir certaines tables solution : autre restaurant controleur 2 (généralement 4 ou 5) Eric Magarotto Industrielle 1 80 / 139

81 USB IEEE 1394 Ethernet USB : Aspects matériels câble comporte 4 fils : 2 pour données (D+ et D-), 2 pour alimentation device (Vbus et GND), blindage en full speed. Host et devices communiquent sur le même chemin physique (lignes D+ et D-) communication half-duplex Alimentation 3 classes de fonctions USB : 2 alimentées par le bus (low et high power) et une auto-alimentée (self). Consommation par unité de 2 ma dans un descripteur de configuration. Etats Logiques Bus 3 états : Diff 1, Diff 0, SE 0. Etat haut : 2.8 V, état bas : 0.3 V Eric Magarotto Industrielle 1 81 / 139

82 USB IEEE 1394 Ethernet connecteurs Plusieurs types : A, B, mini. type A/B : 1 : alim Vbus (rouge) 2 : data D- (blanc) 3 : data D+ (vert) 4 : masse GND (noir) type mini 5 : Vbus ou GND pour OTG selon norme HNP (Host Negociation Protocol) Connecteur A Connecteur B Connecteur Mini Eric Magarotto Industrielle 1 82 / 139

83 USB IEEE 1394 Ethernet codage NRZ NRZ (Non Return to Zero Inverted) : 0 change d état, 1 mémorise avantage : simple, petit spectre inconvénients : P moy 0 et pb de reconstitution d horloge (série de 1) solution bitstuffing : un 0 après six 1 ( débit données débit canal) Low Speed Full Speed ric Magarotto Industrielle 1 83 / 139

84 USB IEEE 1394 Ethernet HUB interface électrique entre périphériques (device) et maître (host). Le hub gère : la connectique la consommation électrique la détection de connexion - déconnexion la détection de défauts les 3 formats de vitesse Un hub est composé de 3 composantes : Hub Repeater (connexions, détection fautes) Hub Controller (transactions Host - Hub) Transaction Translator (translation vitesses) Eric Magarotto Industrielle 1 84 / 139

85 USB IEEE 1394 Ethernet USB : Protocole (1) transferts 1 CONTROL (commande : config, énumération, pour tous les devices) 2 INTERRUPT (interruption : peu de données mais délai garantit, souris, clavier) 3 BULK (bloc : bcp de données sans contrainte temporelle, flash drive, printer) 4 ISOCHRONOUS (isochrone : débit garanti, bcp de données, pas de handshake, audio, vidéo) Traffic : trame décomposition en trame (1 ms en low ou full speed) ou micro-trame (0.125 ms en high speed). Eric Magarotto Industrielle 1 85 / 139

86 USB IEEE 1394 Ethernet USB : Protocole (2) Traffic : transactions Chaque trame est découpée en portion : transactions. Le host organise librement les transactions. Traffic : terminaison (endpoint) Un endpoint est un buffer, point d accès au bus en entrée ou en sortie vers un device, identifié par un numéro (3 en low, 31 en full/high : 0 pour le chef, 1-15 pour les clients). A chaque endpoint correspond un type de transfert (contrôle, bloc, interruption ou isochrone). Eric Magarotto Industrielle 1 86 / 139

87 USB IEEE 1394 Ethernet USB : Protocole (3) Pipe Préliminaire à la communication : établissement d un pipe ( canal virtuel ). On lui associe la bande passante, les caractéristiques du endpoint (sens in ou out, taille max des données), le type de transfert (pipe MESSAGE pour control, pipe STREAM pour les 3 autres). Elements de transaction En profondeur, on trouve trames transactions paquets (T, D, H) champs des paquets Possibilités de transactions : T, TD, TH, TDH Eric Magarotto Industrielle 1 87 / 139

88 USB IEEE 1394 Ethernet USB : Protocole (4) Paquet : structure Un bit isolé ne signifie rien. Chaque paquet possède la même structure : champs SYNC / PID / PSI / CRC / EOP. Les champs SYNC, PID et EOP sont communs. Paquets T,D,H,S Token (jeton) : IN (Read), OUT (Write), SETUP (Config) Data (données) : DATA0-DATA1, DATA2-MDATA(high) Handshake (état) : ACK, NAK, STALL, NYET (high) Special : PRE, ERR, PING (high), SPLIT (SSPLIT, CSPLIT en high) Eric Magarotto Industrielle 1 88 / 139

89 USB IEEE 1394 Ethernet USB : Protocole (remarques) Paquet SOF Le paquet SOF (début de trame) est un paquet particulier qui permet de délimiter chaque trame (même vide). synchronisation SYNC low/full speed : 8 bits (0x01) SYNC high speed : 32 bits (0x AAAA AAA6) EOP : 3 bits (SE0) Eric Magarotto Industrielle 1 89 / 139

90 USB IEEE 1394 Ethernet USB : Protocole (5) Champ des paquets (PID) typepid nompid bits (3-0) Token OUT 0001 Token IN 1001 Token SOF 0101 Token SETUP 1101 Data DATA Data DATA Data DATA Data MDATA 1111 Handshake ACK 0010 Handshake NAK 1010 Handshake STALL 1110 Handshake NYET 0110 Special PRE 1100 Special ERR 1100 Special SPLIT 1000 Special PING 0100 Special Reserved 0000 Champ des paquets (PSI) Packet Specific Information : SOF : numéro de trame Token : ADDR (7 bits) / ENDP (4 bits) Data : Data (8 o en low,64 o en full, 1 Ko en high) Handshake : rien (0 bit) Split : HubbAddr/SC/Port/S/E/ET (19 bits) Champ des paquets (CRC) Cyclic Redundancy Code : valeur calculée à partir d un polynôme générateur (de degré 5 ou 16). Utilisé pour valider la bonne réception des données du champ PSI. CRC5 pour Token/SOF/Split, CRC 16 pour Data. ric Magarotto Industrielle 1 90 / 139

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