Synchro Clock MkIV. P. Odier; S. Thoulet. EUROPEAN ORGANIZATION FOR NUCLEAR RESEARCH CERN BEAMS DEPARTMENT. CERN-BE-Note BI

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1 EUROPEAN ORGANIZATION FOR NUCLEAR RESEARCH CERN BEAMS DEPARTMENT CERN-BE-Note BI Synchro Clock MkIV P. Odier; S. Thoulet. Abstract Le module SYNCHRO CLOCK est en charge de générer les horloges nécessaires au fonctionnement des Transformateurs de mesure du courant de faisceau continu, à savoir les fréquences de modulation et de démodulation. Cette nouvelle version (MkIV) basée sur une nouvelle technologie à base de circuit FPGA a été développée et installée pour les BCT DC du LHC, elle sera également implémentée prochainement pour les autres BCT DC du complexe PS en vue de la consolidation des injecteurs. Geneva, Switzerland April, 2010

2 1) Généralités Le but de ce module est de fournir les horloges nécessaires au fonctionnement d un BCT DC (Transformateurs de mesure du courant de faisceau continu), à savoir les fréquences de modulation et de démodulation, la phase de cette dernière étant contrôlée par des roues codeuses disposées en face avant du module (voir schéma bloc principe d un BCT DC en Annexe 1). En outre, une horloge dont la fréquence est une harmonique supérieure de la fréquence de modulation est générée à l intention d un dispositif de traitement du signal du BCT DC appelé RIPPLE SUPPRESSOR. Le titre du module fait référence à la synchronisation des horloges générées avec la fréquence secteur. Cette synchronisation est nécessaire au module RIPPLE SUPPRESSOR pour lui permettre de supprimer aussi bien les signaux issus de la modulation, le ripple, que les signaux parasites induits dans le BCT DC dont les fréquences sont celles du secteur et des ses harmoniques. 2) Historique des versions : Mk I : 1984, P.Odier, PLL basé sur le circuit 555. Resté à l état de prototype. Mk II : 1986, L.Arnaudon, PLL basé sur le circuit HEF4046. Produit à une dizaine d exemplaires, utilisés pour tous les DCCTs du complexe PS. Certains exemplaires ont été modifiés pour installer un oscillateur à quartz. Mk IIa : 1990, P.Odier, Essai d une boucle de phase verrouillée à travers un échantillonneur et un accumulateur. Resté à l état de prototype. Mk III : 1999, F.F.Jensen (étudiant technique danois), PLL numérique et déphaseur réalisé dans un circuit FPGA. Resté à l état de prototype. Mk IV : 2006, S.Thoulet, P.Odier, 2 horloges possibles : PLL basé sur le circuit HEF4046 ou oscillateur à quartz. Déphaseur numérique et mesure de la période secteur 50 Hz réalisé avec un circuit FPGA, résultat sous forme de signal analogique. Production probable : environ 10 pièces (BCT DC de LHC et remplacement du type MkII pour le complexe PS). 3

3 3) Description Cette version dessinée en 2006 porte le numéro de schéma AB/BI-PI-3070 est installée en premier lieu pour les BCT DC du LHC. Les BCT DC des injecteurs seront prochainement équipés de cette nouvelle version. Schéma bloc 220V 50Hz Filtrage secteur + circuit de mise en forme PLL Discriminateur de phase Filtre PB ou Intégrateur Diviseur par 2048 VCO Quartz 50MHz Sélection Quartz / PLL khz FPGA Diviseur Fréquence avec PLL ou Quartz Filtre Passebas 102,4 KHz ou KHz carré RIPPLE SUPPRESSOR 200 Hz ou Hz sinus MODULATION Roues Codeuses Déphaseur 200 Hz ou Hz carré MODULATION Période mètre pour 48 Hz < f < 52 Hz Intégrateur + Filtre passe bas 400 Hz ou 425 Hz carré DEMODULATION Tension continue proportionnelle à la période secteur (visualisation sur scope) Fig.1 Le schéma électronique est donné en Annexe 3. 4

4 Filtrage secteur et circuit de mise en forme Le prélèvement de la fréquence secteur est effectué par un dispositif linéaire composé d optocoupleurs (séparation galvanique) dont le signal de sortie est filtré et mis en forme par un circuit de détection de passage à zéro doté d un hystérésis diminuant la susceptibilité au bruit (voir Fig.2). A : J14, pin 2 Signal secteur après optocoupleurs. Ch.1 : IC15, pin 8 Signal après filtre passe-bas 75 Hz ordre 4. CH.2 : TP3 Signal mis en forme après comparateur à hystérésis IC15. PLL Fig.2 Le circuit PLL (Phase-Locked Loop) utilisé est le HEF4046 de Philips comprenant un VCO (Voltage Controlled Oscillator) ainsi que 2 différents types de discriminateur de phase. Le VCO génère un signal à la fréquence de khz qui une fois divisé par 2048 est comparé au signal 50 Hz du secteur. La comparaison des 2 signaux 50 Hz (issus du secteur et du VCO) se fait avec le circuit interne Phase Comparator lequel est un OU Exclusif. La sortie de celui-ci est un signal dont la fréquence est le double de celle des signaux comparés et dont le rapport cyclique dépend de la phase entre les 2 signaux comparés (voir Fig.3). 5

5 Ch.1 : IC19, pin 14 SIGN IN Signal secteur mis en forme (TP3). A : IC19, pin 3 COMP. IN Signal sortie VCO après division par CH.2 : IC19, pin 2 PC1 OUT Sortie Comparateur Phase l (XOR). Fig.3 Ce signal numérique est ensuite appliqué à un filtre basse fréquence (voir Fig.4) ou à un intégrateur (voir Fig.5 et Fig.6) au choix pour en extraire la valeur moyenne qui constitue le signal d entrée du VCO. PLL avec filtre passe bas Ch.1 : IC19, pin 2 PC1 OUT Sortie Comparateur Phase l (XOR). Ch.2 : IC19, pin 9 VCO IN Signal entrée VCO après le filtre passe bas. Fig.4 6

6 PLL avec Intégrateur Ch.1 : IC19, pin 2 PC1 OUT Sortie Comparateur Phase l (XOR). Ch.2 : IC19, pin 9 VCO IN Signal entrée VCO après intégrateur. Fig. 5 Ch.1 : IC19, pin 2 PC1 OUT Sortie Comparateur Phase l (XOR). A : IC18, pin 7 INT_1_SAMPLE Signal pour prise échantillons sur intégrateur. Ch.2 : IC18, pin 9 INT_1_RESET Signal reset intégrateur pour intégration suivante. Fig.6 7

7 Implémentation FPGA Le bloc FPGA représente le chip EP1C3T100C7 de la famille Cyclone de chez Altera. Le codage de ce FPGA est réalisé en VHDL avec le logiciel QUARTUS de chez ALTERA. Ce FPGA est associé avec sa mémoire Fuse Bit série, EPCS1 de chez ALTERA et d une capacité de 128 Ko. Le circuit FPGA réalise 3 fonctions qui sont : Diviseur de fréquence PLL / QUARTZ Déphaseur Période mètre Chacune de ces fonctions est décrite ci-dessous : Diviseur de fréquence PLL / QUARTZ Avec la version Mk IV il est maintenant possible de choisir entre une fréquence de modulation et de démodulation issue soit de la PLL synchrone secteur ou bien d une base de temps à quartz. Ce choix est effectué à l aide d un interrupteur situé en face avant du module. Le mode PLL est utilisé pour les BCT DC du complexe PS (machines avec des cycles courts) et le mode QUARTZ pour ceux du LHC (machine lente). Les fréquences de modulation et de démodulation sont respectivement de 200 Hz Hz en mode PLL et de Hz Hz en mode QUARTZ. Le programme implémenté dans le FPGA effectue donc des divisions de fréquences à partir de la fréquence de KHz du PLL ou de la fréquence de KHz issue du QUARTZ. Les fréquences issues de ces divisions sont toutes disponibles en sortie du module et représentées dans le tableau en Annexe 4. Déphaseur Le déphaseur consiste à déphaser l horloge 400 Hz (PLL) ou 425 Hz (QUARTZ) destinée au circuit de démodulation synchrone situé sur la carte DEMOD par rapport à l horloge 400 Hz ou 425 Hz fruit de la division du signal généré par la PLL (102.4 KHz) ou du QUARTZ (108.8 KHz). Ce déphasage, commandé par 2 roues codeuses hexadécimales placées en face avant du module, est compris entre 00 et FF. La réalisation du déphasage est assurée par le programme implémenté dans le FPGA. Il compare la valeur binaire d un mot de 8 bit, constitué par l horloge KHz ou KHz ainsi que par les 8 bits issues de la fonction diviseur de fréquence vu précédemment, avec la valeur binaire de la sélection faite par les roues codeuses. Une sélection de 01 correspond à un déphasage de 1/255 de 360º c à d. 1.4º. 8

8 Une sélection de 80 correspond à un déphasage de 128/255 de 360º c à d. 180º. Voici ci-dessous (Fig.7 à Fig.10) le signal de démodulation pour différentes valeurs de phase. PHASE SHIFT = 00 Ch.1 : MOD_SQ Signal modulation carré 200 Hz ou Hz. A : IC6, pin 21 Signal 400 Hz ou 425 Hz. Ch.2 : DEMOD. Signal démodulation 400 Hz ou 425 Hz après déphasage. Fig.7 PHASE SHIFT = 40 Ch.1 : MOD_SQ Signal modulation carré 200 Hz ou Hz. A : IC6, pin 21 Signal 400 Hz ou 425 Hz. Ch.2 : DEMOD. Signal démodulation 400 Hz ou 425 Hz après déphasage. Fig.8 9

9 PHASE SHIFT = 80 Ch.1 : MOD_SQ Signal modulation carré 200 Hz ou Hz. A : IC6, pin 21 Signal 400 Hz ou 425 Hz. Ch.2 : DEMOD. Signal démodulation 400 Hz ou 425 Hz après déphasage. Fig.9 PHASE SHIFT = C0 Ch.1 : MOD_SQ Signal modulation carré 200 Hz ou Hz. A : IC6, pin 21 Signal 400 Hz ou 425 Hz. Ch.2 : DEMOD. Signal démodulation 400 Hz ou 425 Hz après déphasage. Fig.10 10

10 Période mètre Cette nouvelle fonction implémentée sur cette version Mk IV a pour but de mesurer la période du secteur. Cette mesure sert à mettre en évidence la sensibilité des transformateurs DC à la variation de la fréquence secteur lorsque le SYNCHRO CLOCK fonctionne en mode PLL. Cette fonction est implémentée dans le FPGA et a pour but de délivrer une tension carré de fréquence 625 Hz et avec un rapport cyclique variable proportionnel aux variations du secteur comprise entre 48 Hz et 52 Hz. Un rapport cyclique de 0 correspond à une fréquence de 52 Hz donc une période de 19,2 ms. Un rapport cyclique de 0.5 correspond à une fréquence de 50 Hz donc une période de 20 ms. Un rapport cyclique de 1 correspond à une fréquence de 48 Hz donc une période de 20,8 ms. Voici ci-dessous (Fig.11) la variation de la période secteur exprimée avec des rapports cycliques différents : Ch.1 : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.1. A : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.5. Ch.2 : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.9. Fig.11 Une fréquence secteur en dehors de la plage de mesure (48 à 52 Hz) ou l absence du signal secteur provoque l allumage de la LED nommée MAIN PERIOD MEAS OVER RANGE. 11

11 Intégrateur et filtre passe bas L intégrateur et le filtre passe bas ont pour but d intégrer et de filtrer le signal 625 Hz provenant de la fonction période mètre du FPGA pour obtenir en sortie une tension continue comprise entre -5 V et +5 V représentative de la variation de la période secteur sachant que pour T = 20 ms Vout = 0V. Voir ci-dessous (Fig.12 à Fig.14) la variation de la tension de sortie exprimée avec des rapports cycliques différents : Période et tension de sortie évoluerons dans un ordre croissant. La relation liant cette tension continue à la période secteur est donné par la formule : T = ( ((Vout k) * 4000)) avec k : offset du module Ch.1 : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.1. A : IC12, pin 1 Signal sortie intégrateur. Ch.2 : MAINS PERIOD MEASUR. Signal de sortie Vout. Fig.12 12

12 Ch.1 : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.5. A : IC12, pin 1 Signal sortie intégrateur. Ch.2 : MAINS PERIOD MEASUR. Signal de sortie Vout. Fig.13 Ch.1 : IC11, pin 12 Signal 625 Hz avec une variation secteur correspondante un rapport cyclique de 0.9. A : IC12, pin 1 Signal sortie intégrateur. Ch.2 : MAINS PERIOD MEASUR. Signal de sortie Vout. Fig.14 Remarque : En Annexe 2 il est intéressant de voir la variation de la période secteur durant les cycles du BOOSTER. 13

13 Filtre passe bas pour la modulation L horloge 200 Hz ou Hz, fruit de la division de l horloge générée par la PLL ou le Quartz, est appliquée au filtre passe-bas de fréquence de coupure 250 Hz pour en extraire un signal sinusoïdal à destination du module MODULATOR. Afin d être compatible avec les 2 versions du MODULATOR (une avec filtre intégré, l autre sans) le module fournira les signaux carré et sinus. La simulation du filtre passe-bas est présentée en Annexe 5. En sortie du filtre il est possible de mettre en phase les signaux carré et sinus et de régler l amplitude (voir Fig.15). Ch.1 : MOD.SQ Signal modulation carré 200 Hz ou Hz. Ch.2 : MOD.SIN Signal modulation sinus 200 Hz ou Hz. Fig.15 4) Références [1] P. Odier, M. Ludwig, S. Thoulet, The DCCT for the LHC Beam Intensity Measurement : CERN-BE BI Paper presented at DIPAC 09 Conference May 2009 /Basel-CH 14

14 Annexe 1 : Schéma bloc d un BCT DC 15

15 Annexe 2 : Variation de la période secteur durant les cycles du BOOSTER User LHC25(A) : Ch.1 : Bout Champ magnétique G Ch.2 : MAINS PERIOD MEASUR. Signal de sortie Vout Hz Hz Hz User AD : Ch.1 : Bout Champ magnétique G Ch.2 : MAINS PERIOD MEASUR. Signal de sortie Vout Hz Hz Hz 16

16 Annexe 3 : Schéma de la version Mk IV 17

17 Annexe 4 : Fréquence et période des horloges PLL et Quartz Test point clock frequency divided by frequency [Hz] PLL period [s] frequency [Hz] QUARTZ period [s] A E E-06 B E E-05 C E E-05 D E E-05 E E E-04 F E E-04 G E E-04 H E E-03 I E E-03 J E E-03 K E E-03 L E E-02 18

18 Annexe 5 : Filtre passe bas 19

19 Annexe 6 : Photos du module 20