OBC MYRIADES. composants JL. CARAYON DCT/TV/AV

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Théophile Labbé
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1 OBC MYRIADES Retour expérience composants JL. CARAYON DCT/TV/AV

2 Plateforme Myriades Bus : 72 Kg / 30W Payload: up to 50Kg/50W Demeter 0.8 m S-band E/R SST Payload 0.6m OBC PCDU 0.6m In-Orbit: DEMETER, PARASOL, ESSAIM To be launched: PICARD, SPIRALE, ELISA TARANIS, MICROSCOPE,.. 2

3 Architecture plateforme Myriades TM/TC Subsystem Platform Payload(s) S Band E/R1 E/R2 T805 Payload IF RS485 7 nodes maximum Reaction wheels Gyros SST SEPTA Test interface Video TM & TC for integration 7 channels Or more whith add-on I/O modules OBC 1Gbit Satellite POWER UNIT PCDU RS485 1Hz Clock IF I/O 8 differential Inputs Or 16 unipolar + 1 UART RS422 link Propulsion S/S Switched power lines Pseudo-bus time-multiplexed: - 5 Mb/s - 1 time-slot per node - OBC is the bus master - CCSDS packets 3

1Gbit Satellite POWER UNIT PCDU RS485 1Hz Clock IF I/O 8 differential Inputs Or 16 unipolar + 1 UART RS422 link Propulsion

4 Calculateur OBC 5 stackable modules= 130x130x200 mm - TM/TC - 2x I/Os - CPU: - DC/DC Mass : ~ 3Kg (including 1.5Kg Alu) Power drain: ~ 6W on primary 28V bus Memory: 1Gbits DRAM with EDAC + 8Mbit flasheprom Radiation level: 15 krads component level Central processor: T805 Intelligent I/O interfaces COTS- made CNES internal R&T design Built by STEEL Electronique 4

5Kg Alu) Power drain: ~ 6W on primary 28V bus Memory: 1Gbits DRAM with EDAC + 8Mbit

5 Carte IO 4 x PICs 16C76 4x CAN MAXIM MAX mm 220 mm 5

6 Carte CPU Stack DRAM EDO 3DPlus 4x 64Mbits SAMSUNG FPGA ACTEL RT54SX32 (SU) Drivers RS422 MAXIM MAX3088 IMST805-F20E Drivers bus LVT flasheprom ATMEL AT45D081 6

7 Carte TMTC OCXOs TES OWOS513 FPGA ACTEL RT54SX32 PICs Microchip PIC16C76 7

8 Carte CV 2 voies redondance froide = 4 CVs GAIAs ( 5V et 3.3V) 4 x Module GAIA sous résine 8

9 Historique développement OBC 1995/1996: tests composants T805 et PIC16C73/16F : premières études OBC : définition mécanique!! 1998: maquette R&T des cartes TMTC, IO et CPU (FPGA ACT14100) 1998: module CV à base d Interpoint 1999: essais interfaces logiciel/matériel 2000: modifs pour Modèle MQ basé sur RT54SX32 et PIC16C76 et CV GAIA 2001: fabrication modèle MQ et modèle Report MR pour DPAs 2002: tests qualification sur MQ avec configuration FPGA vol Vibrations, thermique, chocs, dose (10Krad) 2003: livraison MVs et maquettes MSTs pour bancs BVSS 2004: tir DEMETER et ESSAIM puis PARASOL depuis. Vie en orbite (MVs) et sur Bancs (MSTs) sans problème 9

Modèle MQ basé sur RT54SX32 et PIC16C76 et CV GAIA 2001: fabrication modèle MQ et modèle Report MR pour DPAs 2002: tests qualification sur MQ avec configuration FPGA

10 Contraintes prises en compte Masse /consommation très contrainte dès l origine - Objectif visé 5W: tenu 6W Performance x5 par rapport à l existant Calculs: FPU IEEE754, 32bits - Transferts de données: liens oslinks 5/10Mbits/s Développement modulaire réutilisable (EGCU) Maquettes sol (MST en forme en composants «sol») pour bancs système Minimiser les coûts - Fort impact des coûts d appro/tests/dpas/qualité en cours de projet - Mais prix global très compétitif << 150KE/Kg Partenariat PME/PMI 10

modulaire réutilisable (EGCU) Maquettes sol (MST en forme en composants «sol») pour bancs système Minimiser les coûts - Fort

11 Architecture basée sur des COTS 1Hz Ref OSlink PAYLOAD data IF 1 I/O channel allocated to payload TM chains TCs chains Power S/S IFs OCXO x2 10MHz RS coder MA1916 clocks TM formatter FPGA RT54SX32 TC DECODER PIC PIC TMD TMD PIC REP x2 Switching management TM/TC Oslink 5Mb/s TM/TC module I2C bus TMTC T805 FPGA DMA I2C DRAM 1Gbit REG I2C Bus PL I2C Bus I/Os CPU module 2 x I/O module PIC I/O PIC I/O PIC I/O PIC I/O PIC I/O PIC I/O PIC I/O PIC I/O Internal Switching bus (CMT bus) Power module IF EQ IF EQ IF EQ IF EQ IF EQ IF EQ IF EQ PLATFORM EQUIPMENTS 21-35V 11

module I2C bus TMTC T805 FPGA DMA I2C DRAM 1Gbit REG I2C Bus PL I2C Bus I/Os CPU module 2 x I/O module PIC I/O PIC I/O PIC I/O PIC I/O PIC

12 REX Composant: CV Maquette initiale basée sur Interpoint - Rejet par AQ suite à pb délaminage capas Usage héritage Rosetta : CVs GAIA - Pb de résine - Modifs pour fiabilisation: suppression diode zener de sortie - Tests OK ensuite - Pas de problème en orbite - Lot composants Rosetta épuisé Passage à une techno STEEL sans résine pour modèles à lancer - Carte conventionnelle même taille avec composants reportés - Maîtrise fine par STEEL des composants: traçabilité des lots - Meilleur drain thermique - Qualification OK en 2005 R: éviter les modules sous résine pour les fonctions critiques 12

Passage à une techno STEEL sans résine pour modèles à lancer - Carte conventionnelle même taille avec composants reportés - Maîtrise fine par STEEL

13 REX Composant: processeurs Processeur central: IMST805-F20E CQFP100 - Obsolète dès le début (1995) - Lot d appro stratégique 50 pièces vol + 50 pièces sol - Lot vol consommé => moitié du lot sol réservé pour nouveaux MVs - Tenue upsets meilleure que testée au sol: 1 cas DMT attribué à un upset Pas de latchup observé - Relifing ok - Solution de secours: IP-TVM sur CPU-NG/AX2000S (ITAR) Microcontrôleurs (12) MICROCHIP PIC16C76 SOIC28 - aucun problème en orbite - Watchdog fonctionnel par compteur hard annexe et surveillance par logiciel de vol - PIC16F876 ne tient pas les upsets (corruption du programme) - Passage au PIC18C252 (testé) pour cartes futures - Usage très souple pour les IOs: architecture décentralisée R: prévoir un lot stratégique suffisant dès le début d une ligne de produits 13

Microcontrôleurs (12) MICROCHIP PIC16C76 SOIC28 - aucun problème en orbite - Watchdog fonctionnel par compteur hard annexe et surveillance par logiciel de vol - PIC16F876 ne tient pas les upsets

14 REX Composant: passifs et connecteurs Tous les composants passifs choisis en standard HiRel dès le début Redondances de certains passifs: R et C Pb de lots étain-pur à remplacer: Poste de coût important car nombreux composants - Carte IO= 800 composants CI en polyimide (16 couches sequentiel pour carte IO) SYSTRO R: réduire le nombre de type de composants passifs et analogiques par numérisation «à la source» R: problématique «étain-pur» à traiter 14

composants - Carte IO= 800 composants CI en polyimide (16 couches sequentiel pour carte IO) SYSTRO R: réduire le

15 REX Composant: CAN et AOPs Première maquette CAN LT1290: = mauvaise tenue upsets Choix du CAN MAXIM MAX186 12bits: tests dose/upsets OK REF: AD780BR AOP: OP497 Analog Devices Protection de chaque voie IO par MAX892 (commutateur limiteur de courant) + watchdog fonctionnel par le PIC de gestion DPAs: Défaut de passivation des composants MAXIM aucun problème ni dérive en orbite ni sur les bancs sol R: tester le CAN avant la carte sur lot d appro stratégique ou supprimer le CAN et VREF 15

courant) + watchdog fonctionnel par le PIC de gestion DPAs: Défaut de passivation des composants MAXIM aucun problème ni

16 REX Composant: Mémoires DRAM EDO SAMSUNG KM48V8104CSE (64 Mbits): - 2/4 Mo tripliqué voté pour code/data du logiciel de vol: = immune - 112Mo EDAC 16/6 pour stockage de la TM = 1 erreur corrigée - Gestion directe par le FPGA 54SX32 (SU) flasheprom AT45D081 (8 Mbits) - 3 puces à bus série ségrégés et votés - Protection hard d une zone de boot: non modifiable en vol par le LV - Mise OFF après usage (boot du LV) FRAM RAMTRON FM24C16 (16Kbits) - Accès série par bus I2C - Contexte de configuration de chaque PIC et du LV - Mise OFF après boot des PICs - Laissée ON par LV: accès à chaque seconde => tenue dose 6Krad R: mettre OFF après usage pour tenir la dose et les upsets (impact sur architecture) 16

modifiable en vol par le LV - Mise OFF après usage (boot du LV) FRAM RAMTRON FM24C16 (16Kbits) - Accès série par bus I2C - Contexte de configuration de chaque PIC et du LV -

17 REX: Appros Lot stratégiques initiaux (CNES): - Lot de T805 - Lot de 4x 480 DRAMs SAMSUNG - Lot de 280 PIC16C76 - Lots seront consommés Last-buy manqué sur DRAM SAMSUNG KM48V8104CSE - Raison: turn-over sur responsable composants - appro lot de secours MICRON - Appro lot SAMSUNG via distributeur: contrefait => lot rejeté par procédure contrôle DPA avant montage en stack 3DPlus: pas d impact sur MVs R: lot stratégique suffisant à gérer au plus tôt par le concepteur pour les composants critiques en direct fabricant 17

secours MICRON - Appro lot SAMSUNG via distributeur: contrefait => lot rejeté par procédure contrôle DPA avant montage en stack

18 REX: Tests et qualifications Essais dose/seu/sel avant choix composants critiques: µp, PIC, DRAM, CAN, DC/DC Qualifications EMC,THERM,MECA,MAG sur modèle MQ Essai dose global sur modèle MQ complet ON : >10Krad DPA sur modèle REPORT: qualif cartes et report par RESA: MR détruit DPA et essais dose sur composants en cas de réappro de lot - Contrefaçon sur lot DRAM SAMSUNG réapprovisonné indirectement Relifing sur composants obsolètes en stock: IMST805 Test fonctionnel sur carte sol avec support avant pliage et brasage des FPGAs RT54SX32 Étuvage avant report des composants plastique Contrôle CI nus avant brasage - Pb manque freins thermiques: rejet de cartes vol R: attention aux validations des typons avant fabrication des cartes 18

SAMSUNG réapprovisonné indirectement Relifing sur composants obsolètes en stock: IMST805 Test fonctionnel sur carte sol avec support avant pliage et brasage des FPGAs RT54SX32 Étuvage

19 REX: Tenue radiation du logiciel Toutes les fonctions FDIR ne sont pas exploitées par le logiciel de vol - Redondance banques DRAM: 400fits de pénalité Tenue dose globale OBC dictée par les 2 FRAMs de contexte LV laissées ON en permanence: 6Krad au lieu de 20Krad possible Pas d upset léthal sur logiciel du à un upset mémoire: effet du tripliqué/voté - Un cas de RESET LVPF sur DMT attribué à un upset T805 à défaut d autre cause Le logiciel est un composant virtuel!!!!! R: isoler les couches basses «hard et composants» des couches logiciel applicatives : modèle «space workstation» 19

léthal sur logiciel du à un upset mémoire: effet du tripliqué/voté - Un cas de RESET LVPF sur DMT attribué à un upset T805 à défaut d autre cause

20 La nouvelle génération OBC-NG (2012) Tendances: - Réduction du nombre de composants: intégration maximale dans les FPGAs - Processeur «virtuel» (sur FPGA ACTEL RTAX2000S > 2Mgates) ou réel : LEON, TVM, JAVA - Technos SDRAM (pb obsolescence de la techno): DDRAM = fréquence min 100MHz => divergence / marché «sol» - Augmentation durée de vie (5ans), fiabilité, performances et immunité aux upsets - Pas de réduction de masse/conso: limité par le coût - Modèle «space workstation» pour le logiciel applicatif des contraintes hardware de bas niveau Problèmes à venir - report des boîtiers BGA - Fréquence d horloges: PLLs, - Complexité des FPGAs: > 2Mgates, gestion des IP-VHDL - Disponibilité des mémoires SDRAM 20

fiabilité, performances et immunité aux upsets - Pas de réduction de masse/conso: limité par le coût - Modèle «space workstation» pour le logiciel applicatif des contraintes

21 Conclusion: les clefs d un succès? Fortes contraintes masse/conso/coût Risques mesurés et acceptés dès le début du projet Collaboration en amont AQ/concepteur pour le test et choix composants R&T préparatoire visant des objectifs ambitieux et des ruptures technologiques Investissement CNES et Maîtrise d œuvre interne au niveau conception Usage des possibilités technologiques «sol» Prise en compte de la tenue radiation au niveau architecture Ségrégation des fonctions: paradigme «réseau» Partenariat industriel PME/PMI pour la fabrication N ayons pas peur des COTS..mais à utiliser correctement!!!!!!! 21

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