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1 1/19 Architecture générale Processeur Evolution des processeurs Architecture (2) - PROCESSEUR - Pierre Gançarski Université de Strasbourg IUT Robert Schuman DUT Informatique

2 2/19 Architecture générale Processeur Evolution des processeurs Plan du cours 1 Architecture générale 2 Processeur Fonctionnement d'une CPU 3 Evolution des processeurs

3 Architecture générale Processeur Evolution des processeurs Ancêtres ENIAC 1945 : ENIAC (Electronic Numerical Integrator And Calculator) tubes, 30 tonnes, 5000 additions simples par seconde, multiplie 2 nombres de 10 chi res en 3 millisecondes les données sont sur des cartes perforées mais les programmes sont câblés en mémoire et donc, pour passer d'un programme à un autre, il faut débrancher et rebrancher des centaines de câbles ce n'est pas vraiment le premier ordinateur au sens actuel 3/19

4 4/19 Architecture générale Processeur Evolution des processeurs Ancêtres EDVAC Fin 1945 : John von Neumann, propose un modèle d'ordinateur qui fait abstraction du programme Construction de l'edvac (Electronic Discrete Variable Automatic Computer) Le programme et les données sont en mémoire : la machine ne se commande plus par des ches, mais par le contenu de sa mémoire Apparition des cinq composants essentiels de ce qu'on appellera l'architecture de von Neumann

5 5/19 Architecture générale Processeur Evolution des processeurs Architecture de von Neumann Description Les cinq composantes : Unité Arithmétique et Logique (UAL) Unité de Commande (UC) Mémoire centrale (MC) Unité d'entrée Unité de sortie. Mémoire Entrée Unité de commande Unité arithmétique et logique Sortie Accumulateur

6 6/19 Architecture générale Processeur Evolution des processeurs Architecture de von Neumann Amélioration Utilisation de bus permettant de relier les diérents composants : ROM CPU RAM Bus données + adresses + commandes Périphériques E/S CPU : Central Processing Unit : élément qui interprète et exécute les instructions d'un programme. ROM : Read Only Memory : mémoire morte que l'on ne peut que lire. RAM : Random Access Memory : mémoire vive (lecture et écriture) et volatile (se vide quand il n'y a plus de courant) ; Périphériques : disque dur (E/S), clavier (E), souris (E), écran (S), imprimante (S), accès réseau (E/S),...

7 7/19 Architecture générale Processeur Evolution des processeurs Plan 1 Architecture générale 2 Processeur Fonctionnement d'une CPU 3 Evolution des processeurs

8 8/19 Architecture générale Processeur Evolution des processeurs Description Schéma général

9 9/19 Architecture générale Processeur Evolution des processeurs Description UAL : coeur du processeur réalise l'ensemble des opérations logiques et arithmétiques reçoit deux opérandes de l'unité de gestion des registres ou de l'unité de décodage des instructions et réalise le calcul associé Le résultat est soit une adresse (envoyée au gestionnaire de mémoire de données (en violet)) soit une valeur (retournée au bloc de gestion des registres (en vert))

10 10/19 Description Unité de décodage des instructions : traduit le code de l'instruction en un ensemble de signaux qui vont commander l'exécution de l'instruction à l'alu. En entrée de la mémoire, une instruction dont l'adresse est donnée par un registre d'instruction (en bleu) Rnn, Rmm, Rdd (en vert) : registres sources et registre de destination Di (en violet) : valeurs passées directement en entrée de l'alu Ctrl (en jaune) permet de choisir l'opération logique à eectuer

11 11/19 Description Unité de gestion des registres : contient les registres et la logique de contrôle associée. registres = petites mémoires à d'accès très rapides Registres d'usage généraux : pour stocker les résultat intermédiaires Registres particuliers : registre instruction (instruction en cours d'exécution) - compteur ordinal (prochaine instruction à charger) - registres d'état (stocke les indicateurs : overow, carry bit, etc.) - pointeur de pile (SP : stack pointer)

12 12/19 Description Unités de gestion de la mémoire (MMU) comprend une unité (en vert) chargée de charger les instructions depuis la mémoire centrale et de fournir l'instruction à réaliser comprend une unité (en violet) chargée d'accélerer les échanges de données entre la mémoire (en jaune) et le processeur : mémoire cache

13 13/19 Description Bus Bus interne au processeur (en bleu) Bus externe (en rouge) : bus de données : correspond souvent à la taille d'un byte bus d'instructions : peut nécessiter plusieurs transferts par instruction bus de contrôle : permet de contrôler le bus et ce qui y transite bus d'interruptions : permet de transférer des événements venant des périphériques

14 14/19 Fonctionnement d'une CPU Plan 1 Architecture générale 2 Processeur Fonctionnement d'une CPU 3 Evolution des processeurs

15 15/19 Fonctionnement d'une CPU Horloge Le processeur est un circuit électronique dont l'activité est cadencée par une horloge Cette horloge est en général commune à tous les composants de l'ordinateur an que tous les circuits électroniques travaillent ensemble. La fréquence de l'horloge s'exprime en MHz ou Ghz (millions/milliards de battements par seconde) : Par exemple, un Intel Core i7 possède une horloge à 3,33 GHz.

16 6/19 Fonctionnement d'une CPU Exécution d'une instruction Le circuit fonctionne en boucle de la façon suivante : 1 chercher le mot mémoire correspondant à l'instruction RI = Mem[CO] : recherche d'instruction 2 générer à partir de cette instruction les signaux pour les diérentes unités (UAL, banc de registres, etc.) : décodage 3 exécuter l'instruction 4 écrire les résultats 5 mettre à jour le CO (simple incrément ou plus si saut par ex.)

17 17/19 Plan 1 Architecture générale 2 Processeur Fonctionnement d'une CPU 3 Evolution des processeurs

18 18/19 Loi de Moore La Loi de Moore (Gordon Moore, ingénieur de Fairchild Semiconductor) exprimée en 1965 : la complexité des processeurs double tous les ans à coût constant réévaluée en 1975 : le nombre de transistors dans les processeurs double tous les 2 ans à coût constant en vérité : doublement tous les 1,96 ans

19 19/19 Puissance des processeurs Date Nom Nombre de Gravure Fréq. max Largeur MIPS transistors (micron) horloge données khz 4 bits 0, MHz 8 bits 0, MHz 16 bits 0, ,5 20 MHz 16 bits ,5 40 MHz 32 bits MHz 32 bits Pentium ,8 à 0, MHz 32 bits Pentium II ,35/0, MHz 32 bits Pentium III ,25/0,13 1,4 GHz 32 bits Pentium ,18/0,065 3,8 GHz 32 bits Pentium 4D ,09/0,065 3,6 GHz 32 bits Core 2 Duo ,065 2,4 GHz 64 bits Core 2 Quad 2* ,065 3 GHz 64 bits 2* Core 2 Duo ,045 3,33 GHz 64 bits Core 2 Quad 2* ,045 3,2 GHz 64 bits 2* Intel Core i ,045 2,93 GHz 64 bits Intel Core i ,032 3,33 GHz 64 bits

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