Introduction aux circuits FPGA. Partie 1. Introduction. Plan de l exposé. Arnaud Tisserand INRIA LIP Arénaire. Cibles technologiques.
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- Beatrice Gamache
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1 Plan de l exposé Introduction aux circuits FPGA Arnaud Tisserand INRIA LIP Arénaire ➊ Introduction ➋ Structure générale des FPGA ➌ Programmation des FPGA Séminaire MIM 6 décembre 2003 ➍ Exemples de FPGA actuels A. Tisserand Arénaire Introduction circuits FPGA 2/47 Cibles technologiques Partie Introduction cibles processeurs circuits généralistes spécifiques programmables dédiés ASIC classiques µ-contrôleurs DSP ASIP FPGA ARD ASIC Pentium ADSP-2xx Xilinx full custom PowerPC 68HC TMS320xx Altera standard cell Alpha 80C5 DSP56xx Actel gate array MIPS AVR FPGA : field programmable gate array DSP : digital signal processor ASIC : application specific integrated circuit ASIP : application specific integrated processor ARD : architecture reconfigurable dynamiquement A. Tisserand Arénaire Introduction circuits FPGA 3/47 A. Tisserand Arénaire Introduction circuits FPGA 4/47
2 Les grand types de circuits intégrés Illustration des différents circuits intégrés Par ordre décroissant de complexité de conception, on trouve les circuits intégrés : full custom tout est modifiable : transistors (type, caractéristiques),connexions... standard cell les éléments logiques sont choisis dans une bibliothèque de portes, les connexions sont libres gate arrays (prédiffusés) les éléments logiques existent déjà physiquement sur le circuit, seules les connexions peuvent être définies full custom standard cell gate array Ily auncompromis entre lacomplexité de conception et les performances. A. Tisserand Arénaire Introduction circuits FPGA 5/47 A. Tisserand Arénaire Introduction circuits FPGA 6/47 Quelques mots d histoire des circuits intégrés En 982, trois anciens de Fairchild Semiconductor, Bob Hartmann, Paul Newhagen et Michael Magranet terminent leur livre sur l industrie des circuits prédiffusés (Gate Arrays : Implementing LSI Technology) par : Vers des circuits programmables Créer des sortes de gate arrays dont les caractéristiques logiques sont programmables électriquement (plutôt que gravées physiquement). conf. blocs logiques The probabilities are high that someone will produce an electrically alterable logic array. Avec Jim Sansburry (techno. HP) et Jim Hazle (finances), ils fondent la société Altera le 3 juin 983. C était le début de l industrie des PLD... LSI : large scale integration VLSI : very large scale integration PLD : programmable logic device CPLD : complex programmable logic device conf. entrées/sorties conf. connexions configuration "couche" de configuration connexions bloc logique plot d entée/sortie "couche" active A. Tisserand Arénaire Introduction circuits FPGA 7/47 A. Tisserand Arénaire Introduction circuits FPGA 8/47
3 Les FPGA : des vrais circuits ou juste des jouets? Utilisations classiques des FPGA : prototypage rapide : émulation plus rapide que simulation (ex : Intel Pentium à qlq centaines de khz sur plusieurs cartes FPGA) petites séries : limite les coûts, mise sur le marché rapide (ex : Matrox) reconfiguration dynamique : en pratique ça ne marche pas avec les FPGA (on se tourne vers les ARD) accélération de certains calculs : très parallèles, structures ou représentations spécifiques (ex : TS, arithmétiques exotiques, crypto... ) Limitations en performances (surface, vitesse, consommation, temps de reconfiguration) par rapport aux ASIC. Une question d avenir : comme le coût des masques d un ASIC devient trop important, est ce que les FPGA vont remplacer les ASIC? Des FPGA Altera dans des éléments réseau Alcatel Dans certains éléments de transmission optique à très haut débit d Alcatel, on trouve des FPGA Altera (types : FLEX 0K, FLEX 8000 et MAX 7000). Cisco Dès 993, des FPGA et CPLD Altera sont utilisés dans certains éléments de réseau Cisco (routeurs, switch). Par exemple, dans le switch Cisco Catalyst 5000, il y a jusqu à 24 circuits FPGA sur une seule carte. Nortel Dans le routeur Versalar 5000, il y a environ 200 circuits FPGA Altera (de type FLEX 0KA et MAX 7000). A chaque fois, la flexibilité est l argument mis en avant. A. Tisserand Arénaire Introduction circuits FPGA 9/47 A. Tisserand Arénaire Introduction circuits FPGA 0/47 Des FPGA Xilinx sur Mars! According to NASA s Jet Propulsion Laboratory in Pasadena, California, the Spirit Mars Exploration Rover (MER) launched June 0, 2003 and the Opportunity MER launched July 7, 2003 will employ some of the most advanced radiation tolerant Xilinx Virtex FPGAs once they reach Mars. The Xilinx devices will be used to control the pyrotechnic devices on the lander, and several motor control functions on the rover, including controllers for the wheels, steering, and antenna gimbals. Chosen because of their re-programmability and density, the Virtex FPGAs serve as the main brain of the motor control boards. Partie 2 Structure des FPGA Source : communiqué de presse Xilinx numéro 0304, 2 juillet 2003, San José, Californie. A. Tisserand Arénaire Introduction circuits FPGA /47 A. Tisserand Arénaire Introduction circuits FPGA 2/47
4 Structure générale d un circuit FPGA Blocs d entrée/sortie programmables Les blocs d entrée/sortie servent d interface entre les pattes (plots) du circuit et le cœur du FPGA (via le routage programmable). bloc de configuration mémoire RAM (sur certains circuits) entrée/sortie programmable logique programmable routage programmable générateur d horloge programmable + mémoire de configuration Il y a différents types d entrées/sorties : entrées/sorties utilisateur adaptation des signaux (CMOS, TTL, 3.3, 2.5,.8,.5, paire diff.) alimentations séparées en zones : cœur, bancs de plots, zones basse-consommation signaux d horloge possibilité d avoir plusieurs horloges signaux de configuration programmation du FPGA signaux de test boundary scan JTAG pour debug A. Tisserand Arénaire Introduction circuits FPGA 3/47 A. Tisserand Arénaire Introduction circuits FPGA 4/47 Différents codages des états logiques Exemple de bloc d entrée/sortie (Xilinx Virtex II) Problème de faire causer les composants entre eux : il y a plusieurs codages en tension des et des 0 (tension d alimentation V DD, type de marges). 3états D CE Q Vin porte V out CLK SR OQ 5 V 4 V 3 V 2 V V 0 V 5.0 V 5.0 V 5.0 V 5.0 V 5.0 V 5.0 V 4.5 V 3.9 V 3.5 V 3.3 V 3.3 V 2.7 V 2.4 V 2.0 V x 2.0 V 2.0 V x x x.0 V 0.8 V 0.8 V 0.8 V V V V V V 0.0 V 0.0 V 0.0 V 0.0 V 0.0 V 0.0 V 0.0 V TTL CMOS TTL/CMOS CMOS 3V sortie entrée plot REV CLK2 D2 Q2 A. Tisserand Arénaire Introduction circuits FPGA 5/47 A. Tisserand Arénaire Introduction circuits FPGA 6/47
5 M L K J I H G F E D C B A 2 mm mm.2 mm Boitiers et pattes d entrée/sortie CS44 Chip-Scale BGA FF57 Flip-Chip Fine-Pitch BGA Choix des boitiers (ex : Xilinx Virtex II) 40 mm boitier CS44 FG256 FG456 FG676 BG575 BG728 FF896 FF52 FF57 BF957 AW AV AU AT AR AP mm pas (mm) taille (mm) 2 x 2 7 x 7 23 x x 27 3 x 3 35 x 35 3 x 3 35 x x x 40 nb , BGA =ball grid array AN AM AL AK AJ AH AG AF AE AD AC AB AA Y W V U T R P N M L K J H G F E D C B A FPGA XC2V boitier CS FG FG FG FF FF FF BG BG BF mm Note : informations extraites de A. Tisserand Arénaire Introduction circuits FPGA 7/47 A. Tisserand Arénaire Introduction circuits FPGA 8/47 Blocs logiques programmables Blocs logiques Actel On trouve deux principaux types de ressources dans les blocs logiques : des portes logiques configurables but : faire des fonctions logiques assez simples (de la porte à 2 entrées à des portes complexes jusuq à une dizaine d entrées) des bascules but : faire des mémoires élémentaires bit ACT D00 D0 D0 D S S0 ACT3 D OUT Q Il existe de nombreux types de blocs logiques, et même chez un seul fabricant, ils peuvent beaucoup évoluer au cours du temps. A B A0 B0 CLK CLR A. Tisserand Arénaire Introduction circuits FPGA 9/47 A. Tisserand Arénaire Introduction circuits FPGA 20/47
6 Bloc logique Quicklogic Bloc logique Xilinx 3000 OS A A2 A3 A4 A5 A6 B B2 C C2 D D2 E E2 F F2 F3 F4 F5 F5 A B C D E F M N O S D Q Q R AZ OZ OZ NZ FZ DI A B C D E CE CLK RD O X Y OC OR RG A. Tisserand Arénaire Introduction circuits FPGA 2/47 A. Tisserand Arénaire Introduction circuits FPGA 22/47 Des tables pour faire des fonctions arbitraires Routage programmable a 0 a a 2 a 3 s a 0 a a 2 a 3 s Pour connecter les blocs logiques entre eux et les entrées/sorties, les FPGA disposent de toute une panoplie de ressources de routage programmables. En général différents niveaux hiérarchiques sont disponibles : connections directes vers les voisins proches connections générales à travers des matrices de routages et des canaux disposés suivant une topologie simple (grille, tore) connections à longue distance (avec driver pour haute sortance) distribution d horloge spécifique (sur des canaux dédiés) En pratique, on utilise des de 2 à 5 entrées. : lookup table A. Tisserand Arénaire Introduction circuits FPGA 23/47 A. Tisserand Arénaire Introduction circuits FPGA 24/47
7 Structure générale du routage Matrices de routage programmables (Xilinx 3000) connection longue distance connection directe canaux généraux bloc logique matrice de routage point de routage Remarque : l échelle est fausse (blocs logiques < 5% du circuit). A. Tisserand Arénaire Introduction circuits FPGA 25/47 A. Tisserand Arénaire Introduction circuits FPGA 26/47 Routage (Xilinx Spartan II E) Génération d horloge dans un Virtex II L un des points importants dans les FPGA est que le concepteur n a rien à faire pour générer et distribuer les horloges partout où elles sont nécessaires (problème complexe dans les ASIC). plots d horloge DCM signal interne CLK CLK0 CLK90 CLKFB CLK80 CLK270 CLKx2 CLK80x2 CLKDIV CTRL STATUS BUF vers distribution par zone DCM Divisions possibles dans un Virtex II :.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6, 6.5, 7, 7.5, 8, 9, 0,, 2, 3, 4, 5, et 6. A. Tisserand Arénaire Introduction circuits FPGA 27/47 A. Tisserand Arénaire Introduction circuits FPGA 28/47
8 Distribution d horloge dans un Virtex II Mémoires utilisateurs On peut utiliser les blocs logiques pour faire des petites mémoires (distributed memory), mais ça n est pas très efficace. Il y a des blocs mémoire complets. NW NE max SW SE 8 8 Cas des Virtex II : bloc de 8Kb simple ou double port, configurable en 6K x, 8K x 2, 4K x 4, K x 8, 2K x 9, 52 x 36. Il y a entre 4 (XC2V40) et 68 (XC2V8000) blocs. A. Tisserand Arénaire Introduction circuits FPGA 29/47 A. Tisserand Arénaire Introduction circuits FPGA 30/47 Flot de conception simplifié d un circuit.vhd LIB LIB Partie 3 Entrée Descrip. Partition. Synthèse Floorplan Place. Routage Programmation Simul. Simul. Extract. Il manque : test (génération vecteurs, insertion blocs), vérifications formelles, synthèse arbres d horloge, optimisations diverses, analyses (bruits, consommation d énergie, interconnexions... ), DRC (design rules checking), LVS (layout vs. schematic)... A. Tisserand Arénaire Introduction circuits FPGA 3/47 A. Tisserand Arénaire Introduction circuits FPGA 32/47
9 Flot de conception pour FPGA LIB VHDL LIB FPGA Partie 4.VHD Compil. VHDL Synthèse P&R Config. Exemples de FPGA actuels A. Tisserand Arénaire Introduction circuits FPGA 33/47 A. Tisserand Arénaire Introduction circuits FPGA 34/47 Architecture Actel de base Spartan II E : vue globale DLL DLL BL BL BL BL BL BL BL BL BL BL BLOCK RAM BLOCK RAM BL BL BL BL BL BL BL BL BL BL IOB BL BL BL BL BL BL BL BL BL BL BLOCK RAM BLOCK RAM BL BL BL BL BL BL BL BL BL BL DLL DLL A. Tisserand Arénaire Introduction circuits FPGA 35/47 A. Tisserand Arénaire Introduction circuits FPGA 36/47
10 Caractéristiques de la famille Spartan II E Bloc logique Xilinx Spartan II E COUT Valeurs provenant de la documentation Xilinx : portes portes matrice nb. nb. Paires DRAM BRAM type logiques équivalentes L C I/O Diff. bits bits XC2S50E K XC2S00E K XC2S50E K XC2S200E K XC2S300E K XC2S400E K C2S600E K Packages famille Spartan II E : TQ44, PQ208, FT256, FG456, FG676 Taille des mémoires de configuration (en bits) : G4 G3 G2 G F5IN BY SR F4 F3 F2 F BX CLK CE CARRY + CTRL CARRY + CTRL CIN DFF DFF YB Y YQ XB X XQ XC2S50E XC2S00E XC2S50E XC2S200E XC2S300E XC2S400E XC2S600E Deux tranches par, deux par tranche. : configurable logic bloc : lookup table A. Tisserand Arénaire Introduction circuits FPGA 37/47 A. Tisserand Arénaire Introduction circuits FPGA 38/47 Photo d un Spartan 3 Comment faire des grandes tables MUXF5 MUXF6 SLICE Source : page web Xilinx ( MUXF5 A. Tisserand Arénaire Introduction circuits FPGA 39/47 A. Tisserand Arénaire Introduction circuits FPGA 40/47
11 Routage dans un Virtex II Xilinx Virtex II 24 H 24 V DCM plot 20 H 20 V 40 H 40 V Mult (8x8) BRAM(8Kb) 6 8 Dans le plus gros Virtex II, il y a une matrice de 2 08, 68 multipliers, 68 mémoires, 2 DCM... soit l équivalent de 8 millions de portes logiques. A. Tisserand Arénaire Introduction circuits FPGA 4/47 A. Tisserand Arénaire Introduction circuits FPGA 42/47 Quelques fabricants de FPGA Quelques conférences sur les FPGA Actel Altera AMD Atmel Cypress Lattice Lucent (AT&T) Philips Quicklogic Xilinx Zetex (FPGA analogique) International Conference on Field Programmable Logic and Applications (FPL) International Symposium on Field Programmable Gate Arrays (FPGA) Symposium on Field-Programmable Custom Computing Machines (FCCM) Reconfigurable Architecture Workshop (RAW) International Conference on Field-Programmable Technology (FPT) Il y a aussi beaucoup de fabricants de CPLD. A. Tisserand Arénaire Introduction circuits FPGA 43/47 A. Tisserand Arénaire Introduction circuits FPGA 44/47
12 Matériel Arénaire Nous avons 4 cartes à notre disposition : RC000 de Celoxica avec un Virtex 000 de Xilinx (carte PCI) RC000 de Celoxica avec un Virtex 2000 de Xilinx (carte PCI) carte traitement vidéo avec un Virtex 400 de Xilinx carte d étude Altera avec petit MAX Logiciels à notre disposition Nous avons les outils pour utiliser correctement nos FPGA : outils bas niveau (synthèse physique, P & R, prog.) : Xilinx ISE (5.2 6.) Altera synthèse : Xilinx XST Altera Leonardo Simplify (à venir prochainement) simulation : Modelsim A. Tisserand Arénaire Introduction circuits FPGA 45/47 A. Tisserand Arénaire Introduction circuits FPGA 46/47 Fin Questions? Pour me contacter : arnaud.tisserand@ens-lyon.fr Laboratoire LIP. ENS Lyon. 46 allée d Italie. F Lyon cedex 07. Merci. A. Tisserand Arénaire Introduction circuits FPGA 47/47
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