Le contenu d'un registre est initialisé par une valeur immédiate (constante = 8). Notez qu'il n'est souvent pas possible, du fait du nombre de bit

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5 Le contenu d'un registre est initialisé par une valeur immédiate (constante = 8). Notez qu'il n'est souvent pas possible, du fait du nombre de bit limité d'une instruction, de placer n'importe valeur dans l'instruction. 5

6 Du point de vue mode d'adressage, l'accès à la mémoire par une adresse contenue dans l'instruction ou l'accès à un banque de registre par le numéro du registre contenu dans l'instruction sont similaires. Notez qu'il n'est souvent pas possible, du fait du nombre de bits limité d'une instruction, de placer n'importe quelle adresse dans une instruction. 6

7 Il s'agit d'une indirection (pointeur). L'instruction contient l'adresse d'un emplacement mémoire ou un numéro de registre (le pointeur) qui contient l' adresse de la donnée en mémoire. 7

8 L'instruction contient un offset qui s'ajoute à l'adresse contenue dans un registre ( incrémentation / décrémentation de pointeur) ou à l'adresse de l'instruction en cours (PC). 8

9 L'adresse contenue dans le registre est automatiquement additionnée ( ou soustraite) à un nombre (nombre d'octets de l'opérande) avant d'être utilisée pour accéder à l'opérande, puis réécrite dans le registre. 9

10 L'adresse contenue dans le registre est utilisée pour accéder à l'opérande, puis automatiquement additionnée ( ou soustraite) à un nombre (nombre d'octets de l'opérande) et réécrite dans le registre. 10

11 Définition de "pile" : Structure de données classique où les premières données qu'on y met sont les dernières à en ressortir. 11

12 Exemple : Stack pointer = 0x200, pile ascendante Push : Ecriture de data1 à 0x200, incrémentation du SP: 200+4= 204, écriture de data2, incrémentation du SP: 204+4=208. Pop : décrémentation du SP : 208-4=204, lecture de data2, décrémentation du SP : 204-4=200, lecture de data1 12

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15 La mémoire cache est toujours beaucoup plus rapide que la mémoire principale. Elle permet de réduire les temps d'accès aux instructions et aux données et donc d'améliorer les performances du système. 15

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17 On dit qu'il y a hit ( réussite) quand la donnée se trouve dans le cache. Dans ce cas, inutile d'accéder à la mémoire principale. On dit qu'il y a miss ( échec) quand la donnée ne se trouve pas dans le cache et qu'il est nécessaire d'accéder à la mémoire principale. 17

18 En cas de hit à la lecture, l'adresse de la donnée dans la mémoire cache est calculée à partir de l'adresse provenant du processeur et d'informations provenant du répertoire. La donnée est lue par le processeur dans la mémoire cache. 18

19 En cas de miss à la lecture, la donnée est lue par le processeur dans la mémoire principale, et simultanément elle est écrite dans le cache à une adresse calculée à partir de l'adresse de la donnée issue du processeur et/ou d'informations du répertoire ( emplacement libre dans la mémoire cache ou ancienne donnée à remplacer). 19

20 Le hit à l'écriture signifie que la donnée à écrire est déjà présente dans la mémoire cache. Dans ce cas, la donnée est écrite dans le cache, mais doit aussi être écrite dans la mémoire principale (cohérence de la mémoire cache et de la mémoire principale). L'écriture dans la mémoire principale se fait immédiatement ou peut être différée. 20

21 En cas de miss à l'écriture, la donnée est écrite dans la mémoire cache et aussi dans la mémoire principale. 21

22 Une adresse dans la mémoire cache se subdivise en l'adresse de ligne et l'adresse d'un octet ou d'un mot dans la ligne. Exemple : Si la ligne contient 8 octets, l'adresse (10 bits) dans une mémoire cache de 1KB se divise en 7 bits d'adresse de ligne et 3 bits d'adresse d'octet dans la ligne. 22

23 Les systèmes performants actuels sont étudiés pour réduire le Miss rate, le Hit time et le Miss Penalty. Bien sur, il s'agit de trouver une compromis en limitant la taille de la mémoire cache, donc son cout. 23

24 L'approche cache multi-niveaux consiste à associer à des caches petits mais très rapides des caches de tailles plus grandes mais moins rapide ( et moins cher en général). 24

25 Exercice : hit time 4ns, mis penalty 20ns, hit rate 90 % 0.9 x x 20 = 5.6ns soit 36 % du temps utilisé pour 10% des données 25

26 Une mémoire associative est une mémoire qui permet de retrouver l'adresse d'une donnée à partir de cette donnée elle-même. Les données stockées dans le répertoire sont les adresses des lignes stockées dans la mémoire cache. 26

27 Exercice : Une mémoire complètement associative de 4 KB est organisée en lignes de 8 mots de 32 bits. le bus d'adresse du processeur est un bus de 32 bits. Combien de lignes contient la mémoire? Quel est le nombre de bit d'adresse de ligne? Combien de comparateurs sont nécessaires? de quelles tailles? Réponse : Nb octets /ligne = 32, donc la mémoire de 4KB contient un nbr de ligne de 4KB/32 = 2 12 / 2 5 = 2 7 = 128 lignes Le nombre de bit d'adresse de ligne est 7 Le nombre de comparateurs est le même que le nombre d'adresse de ligne : 128, la taille du comparateur est 32 bits 5 = 27bits 27

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29 Exercice : Processeur avec un bus d'adresses de 32 bits et de 32 bits pour les données Mémoire cache d'instruction de 32KB / ligne de cache de 16 mots de 32 bits. Effectuez l'analyse en donnant la taille des différents bus et champs de bit de l'adresse processeur Réponse : Nombre de bit de l'adresse mémoire : 32KB = 2 5 x 2 10 = 2 15 Bytes Le bus d'adresse de la mémoire a 15 bits divisés en 9 bits d'adresse ligne et 6 bits d'adresse d'octet dans la ligne (16 x 4 octets dans la ligne) L'adresse venant du processeur (32 bits) est divisée en 17 bits de tag, 9 bits d'adresse ligne (index) et 6 bits d'adresse d'octet dans la ligne ( index). La taille du répertoire correspond au nombre de lignes : 512. Le répertoire contient 512 tags de 17 bits. 29

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33 Réponse : 12 bits d'adresse de la mémoire cache avec 4 bits d'adresse octet (offset) dans la ligne 8 bits d' adresse ligne => 256 lignes 20 bit tag =>répertoire 256 tags de 20 bits 33

34 Dans l'exemple ci-dessus, l'adresse issue du processeur est divisée en un tag, un index permettant d'adresser n tag dans le répertoire et n lignes de m mots, un champ permettant d'adresser les m mots d'une ligne et un champ adresse d'octet qui peut avoir toujours la valeur 0 si la cache est accédée uniquement par mot. Notez qu'il s'agit d'une mémoire cache associative à 4 voies. 34

35 Plus précisément, ici l'adresse est divisée en un tag de 31-(S+5), un champ index de S bits, un champs d'adresse mot de 3 bits et un champs d'adresse octet de 2 bits. Notez que l'index S est paramétrable dans cet exemple ARM de mémoire cache associative à 4 voies. 35

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37 Dans l'exemple ci-dessous, les adresses de la mémoire virtuelle sont traduites en adresses physiques par un dispositif nommé MMU (gestionnaire de mémoire). La taille de la mémoire virtuelle peut être beaucoup plus importante que celle de la mémoire physique. Ce mécanisme permet de restreindre l'accès à certaines données, par exemple la partie noyau de Linux. 37

38 Exercice : La taille de page est 8K octets La taille de la mémoire virtuelle est 8 Go La taille de la mémoire physique est 256 Mo Donnez le nombre de bits du numéro de page, du numéro de frame, et de l'offset Réponse : no page 20 bits, no de frame 15 bits, offset 13 bits, 38

39 Les adresses de la mémoire virtuelle peuvent être translatée en adresses physiques de la RAM ou du disque. 39

40 La translation peut se faire par accès mémoire, lecture d'une table, ou par une mémoire cache spécialisée, le TLB. 40

41 Le numéro de page est ajouté à l'adresse de base du tableau des pages. L'adresse calculée est celle d'un mot dans le tableau qui contient le numéro de page physique correspondant au numéro de page virtuelle. L'offset n'est pas translaté. 41

42 La méthode de segmentation est différente de la méthode d'adressage par page. L'adresse n'est pas séparée en deux parties, numéro de pages et offset. Le calcul de l'adresse physique se fait ici en ajoutant l'adresse de base physique, obtenue à partir du numéro de segment de l'adresse virtuelle, à l'offset. 42

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44 Description du mécanisme de translation ARM : Le numéro de page dans l'adresse virtuelle est appelé Table Index (12bits). Le Table Index est associé à l'adresse de la table ((Translation base 18 bits) pour former l'adresse du mot de la table utilisé pour la translation. Ce mot est appelé est un mot de 32 bits appelé descripteur. Ainsi le Table Index est un numéro de mot dans la table qui est transformé en adresse d'octet en étant shifté de 2 à gauche (deux bits de poids faible à 0). Le descripteur contient, entre autres, le numéro de la page physique (12 bits) qui permet de reconstituer l'adresse physique avec l'index dans la page (Section Index) de l'adresse virtuelle. 44

45 FCSE : fast context switching extension ICACHE : mémoire cache d'instruction DCACHE : mémoire cache de donnée TLB : translation lookaside buffer ( cache de la MMU) TCM : Tightly-coupled memory ( mémoire rapide dont l'accés ne se fait pas par les caches) ETM : Embedded Trace Macrocell 45