Département INSA- GE : TP de tronc commun en Automatique

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1 CIMIRLY Petite plateforme à l usage de l approche énergétique au sein des systèmes embarqués Bruno Allard, Dominique Tournier, Xuefang Lin-Shi Pôlé CNFM de Lyon (CIMIRLY) Dans le but de rapprocher des enseignements épars autour des systèmes embarqués, une plateforme a été conçue dans le but de servir un grand nombre d objectifs pédagogiques sur un matériel unique. Un démonstrateur a été confié à 2 formations 1 pilotes qui rendent un avis favorable. Cette plateforme présente des limitations du côté des performances en fréquence (50MHz maximum à cause des bus très capacitifs) et de l accès restreint à des IPs matériels mais offre un compromis acceptable pour la découverte des aspects matériels, logiciels et énergétiques. Le pôle de Lyon du CNFM fournit des moyens à des formations autour des systèmes embarqués. Chaque formation sélectionne le support matériel répondant au mieux à ses objectifs pédagogiques. Une demande, en 2008, a concerné la mesure de l énergie consommée par un système embarqué pour mettre cette grandeur en relation avec l activité logicielle. L absence d offre commerciale a conduit à lancer la réalisation d une plateforme ad-hoc. Finalement plusieurs formations se sont déclarées intéressées par une telle plateforme mais sous certaines contraintes de cahier des charges. La plateforme propose l éclatement d un système embarqué typique, en sous-systèmes, programmables indépendamment et dont l alimentation énergétique est instrumentée et peut-être gérée dynamiquement. La figure 1 reprend le synoptique de la plateforme où chaque bloc digital est supporté par un FPGA avec un système d alimentation propre et l instrumentation nécessaire pour suivre cet aspect. Des périphériques analogiques peuvent être interfacés mais la solution retenue est la communication par un bus série vers le périphérique. Fig. 1 : Synoptique de la plateforme instrumentée La figure 2 montre la carte versatile permettant le déploiement d un cœur de processeur, une mémoire Flash, un périphérique de communication Les composants ne sont reportés qu en fonction des besoins. Deux ports JTAG sont implémentés pour la configuration du FPGA et le débogage d un cœur de processeur par exemple. Les lignes de bus sont disponibles en périphérie (connecteurs 6, 7). L alimentation est une carte dédiée permettant la remontée d une image du courant avec une bande passante de 120MHz. Deux régulateurs de tension permettent de mettre en œuvre des techniques comme le DVFS (dynamic voltage and frequency scaling). La mémoire (figure 3) répond à la même philosophie. 1 OT SETRE : Option Transverale «Systèmes Embarqués Temps- Réels», INSA- Lyon Département INSA- GE : TP de tronc commun en Automatique P5

2 CIMIRLY Fig. 2 : Carte supportant un sous-système Fig. 3 : Carte supportant la mémoire RAM (et/ou SRAM) Les blocs sont interfacés par des bus (données 32bits, adresses 26bits, contrôle 11bits), euxmêmes instrumentés vis-à-vis de la consommation énergétique au niveau des drivers de bus. Les lignes d adresse sont d ailleurs reconfigurables. La figure 4 illustre une combinaison de cartes pour construire un système embarqué minimal (processeur micro-blaze, 1Go de Flash programme (!), 4Mo de mémoire SRAM 32bits, une carte périphérique particulière). Fig. 4 : Exemple de «composition» P5

3 CIMIRLY Fig. 5 : Carte «périphérique» particulière La figure 5 illustre une carte récemment développée pour le test d un ASIC de commande digitale. Ce périphérique est prévu en lien avec un DSP de traitement multimédia. Le test est mis en œuvre avec une combinaison de système embarqué minimal. Les bus sont physiquement propagés, ce qui permet de compléter le système embarqué au gré des besoins. L ASIC de commande digitale sert un régulateur de tension découpant l énergie de la batterie à 200MHz (bas gauche, figure 5). En tant que telle, cette carte ASIC servira à des travaux dirigés de tronc commun d école d ingénieur, en Automatique. Une formation lyonnaise à propos du logiciel embarqué s est appropriée le principe de la plateforme. Elle propose aux étudiants une vision couplée entre les ressources logicielles et la consommation des routines logicielles vis-à-vis d un applicatif donné. Fig. 6 : Ecran d une mise en relation entre activité logicielle et consommation d énergie. Une autre formation relative à l enseignement d architectures digitales a testé l implémentation d une stratégie de DVS (figure 7). P5

4 CIMIRLY Fig. 7 : Exemple de mesure (de tension) lors de l expérimentation de stratégie DVS pour la gestion d énergie. L avenir de cette plateforme «maison» est son utilisation par les autres formations initialement intéressées. Le coût est minimal et la flexibilité très grande. La Région Rhône- Alpes soutient le projet du déploiement d une telle plateforme avec un accès libre par internet. P5

5 CEMIP Apprentissage par problèmes pour l enseignement de la simulation mixte (VHDL-AMS) Auteurs : Gilles Amendola (g.amendola@esiee.fr), Anne Exertier (a.exertier@esiee.fr), ESIEE Engineering, CEMIP. Contexte En dernière année de formation ingénieur, les étudiants d ESIEE Engineering suivent une unité sur la conception de systèmes mixtes (analogiques / numériques). Une partie de cette unité est consacrée à la modélisation haut niveau et à la validation «bottom-up» en utilisant le langage VHDL-AMS. Cet enseignement était auparavant dispensé sous une forme pédagogique classique : cours/td/tp. Bien qu intéressés par le thème, les étudiants étaient peu réceptifs au cours magistral qui présentait la problématique et le langage au travers d exemples et d exercices concrets. En réponse à ce constat, nous avons opté pour une pédagogie active : l apprentissage par problèmes (APP). Déroulement Un «apprentissage par problèmes» (APP) consiste à poser un problème ouvert (qui ne comporte pas toujours de solution unique) à des équipes de 3 ou 4 d étudiants qui n ont pas suivi de cours sur le sujet étudié. Le processus consiste en : Analyse du problème Remise à jour des connaissances antérieures Apprentissage autonome du contexte Travail collaboratif pour résoudre le problème et stimulation par le(s) encadrant(s). Il est donc nécessaire de fournir un sujet comportant des indications méthodologiques et dans notre cas des tutoriels. Cette unité s adresse à des étudiants qui ont déjà été initiés à la conception de circuits intégrés analogiques (architectures basses fréquences, simulation Spectre, ) et numériques (VHDL, simulation avec ModelSim ). On consolide ces compétences pour aborder la simulation mixte. En effet, au travers d une première série de problèmes, les étudiants analysent les différences entre simulateurs électrique et logico-temporel pour comprendre la difficulté des interactions temps continu et temps discret. Exemple de question posée sur le simulateur électrique Réflexion sur le pas de calcul L analyse transitoire (dite "TRAN") permet d obtenir un résultat en fonction de : la fréquence, du temps, d une autre tension,... Analysez les netlist(s) ci-après et déterminez le schéma électrique associé. Analysez les réponses du simulateur dans les deux cas : P13

6 CEMIP Quelles sont les différences essentielles? Quelle est la durée de simulation (dans les deux cas)? Quel est le temps CPU? Quels sont les pas de simulation dans les deux cas. Comment le simulateur le détermine-t-il? // View name: schematic V0 (net1 0) vsource dc=1 type=sine sinedc=0 R0 (net3 0) resistor r=1k R1 (net1 net3) resistor r=1k simulatoroptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output" \ checklimitdest=psf tran tran stop=1m errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5 finaltimeop info what=oppoint where=rawfile designparamvals info what=parameters where=rawfile primitives info what=primitives where=rawfile subckts info what=subckts where=rawfile saveoptions options save=allpub // View name: schematic V0 (net1 0) vsource dc=0 type=sine sinedc=0 ampl=1 freq=100m R0 (net3 0) resistor r=1k R1 (net1 net3) resistor r=1k simulatoroptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output" \ checklimitdest=psf tran tran stop=1m errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5 finaltimeop info what=oppoint where=rawfile designparamvals info what=parameters where=rawfile primitives info what=primitives where=rawfile subckts info what=subckts where=rawfile saveoptions options save=allpub Cas1 tran: time = 25 us (2.5 %), step = 10 us (1 %)... tran: time = 925 us (92.5 %), step = 10 us (1 %) tran: time = 975 us (97.5 %), step = 10 us (1 %) Number of accepted tran steps = 103. Initial condition solution time = 0 s. Intrinsic tran analysis time = 10 ms. Total time required for tran analysis `tran' was 10 ms Aggregate audit (9:41:27 AM, Wed Sep 30, 2009): Time used: CPU = 70 ms, elapsed = 1 s, util. = 7%. Virtual memory used = 3.47 Mbytes. spectre completes with 0 errors, 0 warnings, and 8 notices. Cas2 tran: time = 25 us (2.5 %), step = 500 ps (50 u%)... tran: time = 925 us (92.5 %), step = 500 ps (50 u%) tran: time = 975 us (97.5 %), step = 500 ps (50 u%) Number of accepted tran steps = Initial condition solution time = 0 s. Intrinsic tran analysis time = s. Total time required for tran analysis `tran' was s Aggregate audit (9:58:26 AM, Wed Sep 30, 2009): Time used: CPU = 16.7 s, elapsed = 502 s (8m 22.0s), util. = 3.33%. Virtual memory used = 3.47 Mbytes. spectre completes with 0 errors, 0 warnings, and 8 notices. Ces questions poussent à s intéresser à la syntaxe utilisée pour la netlist, et à comprendre pourquoi et comment le simulateur réduit son pas de calcul lorsque les signaux varient «rapidement». De part notre expérience nous avons constaté que les élèves ne se sont jamais posés ce genre de question. Nous essayons par là de nous extraire modestement du «je clique sans savoir». Les étudiants découvrent le VHDL-AMS au travers de livres, de sources Internet et d un document de quelques pages fourni par les enseignants. Ayant déjà utilisé le VHDL, ils doivent apprendre les connaissances spécifiques à la modélisation AMS : instructions simultanées, attributs (dot, integ, slew, ramp, above, ltf, ). Ils mettent ensuite en application ces connaissances pour décrire de petits circuits électriques : par exemple un filtre décrit sous via une fonction de Laplace, soit via une modélisation comprenant résistance et condensateur (voir Figure 1). P13

7 CEMIP Figure 1 L objectif est de vérifier l acquisition des notions de terminal et quantité, la création de programme de test et surtout la compréhension du critère de solvabilité. Au passage les étudiants approchent deux types de modèle dont l usage sera différent. L un est basé sur une traduction de la représentation mathématique du filtre et les paramètres en sont les «fréquences de coupure» (pôles, zéros). L autre décrit le circuit électrique et aura pour paramètres les valeurs des condensateurs C 1, C 2 et de la résistance R. Ils analysent ensuite des modèles erronés qui comprennent des erreurs de langage classiques en particulier liées aux interactions entre les temps discret et continu. Ils doivent identifier la cause du problème, et proposer une solution argumentée. Par exemple, on leur fournit une modélisation incorrecte d un interrupteur : library ieee; use ieee.electrical_systems.all; use ieee.std_logic_1164.all; entity ideal_switch is port ( terminal n1,n2 : electrical; signal cmd : in std_logic ); end entity; architecture bad of ideal_switch is quantity v12 across i12 through n1 to n2; begin if cmd ='1' use v12 == 0.0; else i12 == 0.0; end use; end architecture; Le signal de commande de l interrupteur est numérique (évolution évènementielle). Comme il influe sur des quantités analogiques, il est impératif de signaler au simulateur la discontinuité via l instruction : break on cmd;. Cette omission assez courante chez les débutants conduit aux résultats de simulation temporelle suivants : Figure 2 Après avoir diagnostiqué le problème, les étudiants ajoutent l instruction manquante et obtiennent les résultats attendus : P13

8 CEMIP Figure 3 Il leur est ensuite demandé de simuler les versions correcte et erronée de l interrupteur avec le même programme de test (même signal de commande). Les étudiants doivent expliquer pourquoi les résultats de simulation sont alors cohérents pour les 2 interrupteurs, ce qui permet de vérifier que le concept est compris. Enfin un problème est articulé autour de la modélisation d un convertisseur analogiquenumérique (CAN) algorithmique à recirculation sur 8 bits : application mixte par excellence. Quatre niveaux de modélisation sont abordés : CAN0 : modèle VHDL-AMS d un CAN générique CAN1 : modèle VHDL-AMS d un CAN à recirculation CAN2 : modèle VHDL-AMS d un CAN à recirculation avec partitionnement analogique/ numérique (VHDL classique) CAN3 : partie analogique niveau transistor et partie numérique en VHDL (Cf. figure 4) Figure 4 La partie numérique a pour rôle de fournir les sorties numériques en parallèle (via un registre série-parallèle) et de piloter l acquisition des données. La cellule 1bit/étage comprend un comparateur (qui détermine la valeur d un bit b i ), un amplificateur de gain 2 à base de capacités commutées d un latch sur b. P13

9 CEMIP Dans le schéma de la cellule 1 bit/étage, V ref1 =1/4V dd et V ref2 = 3/4V dd le signal d entrée V e est comparé à V dd /2 ce qui détermine la valeur du bit b. D autre part, on calcule une tension Vs de la manière suivante : V s 3 Vdd 2 Ve V si b= 1 ou V s = 2 Ve si b= = dd Cette tension V s est ensuite réinjectée sur l entrée et sert à calculer le bit suivant. Les étudiants comparent les durées (temps CPU) des simulations et la précision des résultats en fonction du niveau d abstraction. CAN0 CAN1 CAN2 CAN3 80 ms 90 ms 1s 360 ms 1 min 33s 950 ms Un modèle avec un haut niveau d abstraction est rapide à simuler, il a pour objectif de vérifier le fonctionnement général du circuit. Plus on affine le modèle (en y introduisant des défauts de composants comme l offset d un amplificateur par exemple), plus le temps de simulation augmente mais les résultats sont également plus pertinents. Figure 5 La figure 5 correspond à la simulation temporelle de CAN3 (description la plus proche de la réalité). Elle met en évidence des erreurs des non-linéarités intégrale et différentielle du convertisseur. Ces défauts proviennent des imperfections apportées par la description à base de transistors. : saturation des amplificateurs, offset, erreur de gain, injection de charges. P13

10 CEMIP L objectif ici est d illustrer le compromis précision / rapidité et les principes de la conception top-down Conclusion et retour d expérience L enseignement d un langage dans un cours risque de tourner à une description catalogue d autant plus inefficace que les étudiants en dernière année sont exigeants. Les questions, posées lors de l évaluation de l enseignement, les plus en rapport avec notre propos sont les suivantes : 1) Auriez vous préféré un cours magistral? Oui = 60% non = 40% 2) Par rapport aux enseignements classiques vous considérez vous? plus actifs = 70% autant actif = 30% Elles permettent de juger de la perception par les étudiants de cette pratique. Les questions sont toutefois sujettes à interprétations. Ainsi certains (ayant répondu non à la première question) ajoutent en commentaire qu ils auraient souhaité un cours d une heure pour «fixer» le cadre ou faire une synthèse Dans la réponse à la seconde question nous retenons surtout qu aucun n a le sentiment d avoir été moins actif (ce qui poserait alors un problème). Nous devons toutefois nous interroger sur le fait de savoir si cette perception est juste ou non. Pour cela nous devrons compléter ces premières questions par d autres, permettent de préciser les choses. Notre perception en tant qu enseignant est que la mise en situation dans une approche de type APP permet de les rendre plus actifs, et de leur permettre une mise en application quasi immédiate des concepts décrits dans les tutoriels. Elle oblige l enseignement à construire ces tutoriels et problèmes autour des points clés à assimiler. D autre part, l interaction enseignantapprenant permet de percevoir très vite les incompréhensions, de corriger les erreurs et de relancer les équipes ou étudiants en difficulté. P13

11 AIME LUMELEC : de la photodétection au photovoltaïque, ou comment marier l optique et l électronique. Projet mené dans le cadre de l Appel à Projets BQF-2010 Bonus Qualité Formation - Année 2010 Université de Toulouse 3 Paul Sabatier Philippe Arguel 1, Jérémy Grisolia 2, Frédéric Gessinn 3, Jérôme Launay 4, Hélène Béteille 5 1 : Université Paul Sabatier Toulouse 2 : INSA - Toulouse 3 : AIME - Toulouse 4 : IUT «A» Paul Sabatier Toulouse 5 : N7 Toulouse Téléphone : Courriel : jlaunay@laas.fr Thématique du projet : Associer l optique et l électronique pour caractériser et exploiter des flux lumineux dans le cadre d applications diverses. Il s agit de mettre en place, au sein de l AIME, un banc de mesure permettant aux étudiants de caractériser et d exploiter les propriétés de composants optoélectroniques qu ils auront eux-mêmes fabriqués en salle blanche. Cette démarche sera menée en vue d applications dans divers domaines tels que la domotique, la surveillance environnementale, la conversion photovoltaïque,... L objectif du projet est donc d amener les étudiants, à partir de leurs propres réalisations, à maîtriser des concepts relatifs à la photodétection pour les mettre en œuvre dans le cadre d applications concrètes. Chaque année, les installations de l AIME sont utilisées par une quarantaine de filières d enseignement qui y trouvent tous les moyens techniques pour concevoir, réaliser et caractériser un ensemble de dispositifs électroniques ou des microsystèmes électromécaniques. Afin d étoffer l offre de formation de cette structure inter-établissement, et de répondre à une demande croissante de ses utilisateurs, un nouveau procédé technologique visant la réalisation de dispositifs optoélectroniques est en cours d optimisation. Il s agit de fabriquer, sur un même substrat de silicium, divers photodétecteurs destinés à être caractérisés et dont les performances feront l objet d une étude comparative en fonction de l application visée. Ainsi, les contraintes liées à des applications dans des domaines aussi variés que la domotique, la biologie, l environnement, la conversion photovoltaïque, seront analysées afin de déterminer les caractéristiques du dispositif le mieux adapté à sa fonction. Pour cela, il est impératif de disposer d un banc de caractérisation permettant d accéder, à la fois, aux propriétés optiques et électroniques des dispositifs réalisés : c est dans ce cadre que s inscrit le projet. L étude des performances des dispositifs réalisés par les étudiants reposera sur un banc de mesures dont les principaux éléments seront : - Une source de lumière blanche, collimatée, présentant un spectre proche du spectre solaire - Une série de filtres colorés permettant un échantillonnage spectral centré sur une dizaine de longueurs d ondes - Une série de filtres neutres permettant le choix de la puissance avec une grande dynamique P24

12 AIME - Des supports de filtres «à barillet» pour une manipulation rapide, aisée et sûre - Deux lentilles convergentes et deux diaphragmes variables permettant de modifier la mise en forme initiale du faisceau - Les supports mécaniques nécessaires au positionnement relatif des différents éléments d optique (mini-table perforée, supports à hauteur réglable) - Un puissance-mètre optique - Le matériel électronique de polarisation et de mesure (source de tension, oscilloscope, multimètre, ) Dans le cadre de la mise au point (en cours) du procédé de réalisation des nouveaux dispositifs photodétecteurs, et dans le souci de proposer à très court terme cette nouvelle offre de formation, la mise en œuvre du banc de caractérisation qui vient d être décrit peut intervenir dès à présent. En effet, cet équipement permettrait d associer de façon efficace, dans la même démarche, les aspects liés à la fabrication, au conditionnement et à la caractérisation des dispositifs visés. Cette nouvelle offre pourrait ainsi être proposée aux formations dans les tout prochains mois pour être suivie dès le début de la prochaine année universitaire. Autres partenariats envisagés Outre les formations locales fréquentant régulièrement les installations de l AIME (IUP ICM, IUP ISME, M1 EMMOM, M1 Matériau, M2 CCMM, M2 ICEM, IUT, INSA, ENSEEIHT, ENSIACET, ) d autres formations relatives à des domaines tels que la biologie, l écologie, la physique de l habitat, les énergies renouvelables, sont fortement susceptibles de souhaiter s impliquer dans ce projet. Retombées attendues du projet On peut attendre des retombées dans deux domaines principaux : - La contribution au développement de l activité de l AIME grâce à une nouvelle offre de formation pluridisciplinaire et inter-établissement. - L initiation de collaborations avec le milieu industriel dans un secteur très évolutif et connaissant une croissance spectaculaire depuis quelques années. - Il s agit d un projet innovant, à l échelle régionale, dont la mise en œuvre permettra de répondre aux attentes de nombreuses formations dans des domaines relevant essentiellement de la «green photonics» qui est aujourd hui un secteur en plein essor. P24

13 PLM Apprendre à maîtriser des outils de caractérisations de dispositifs microondes à distance grâce au LAB-EN-VI : LABoratoire d ENseignement VIrtuel : Nouvelles expériences pédagogiques expérimentales. Denis BARATAUD 1, Guillaume NEVEUX 1, Olivier TANTOT 1, Danielle ROUSSET 1, Philippe LEPROUX 1 1 Université de Limoges, XLIM, UMR n 6172, 123 Av. A. THOMAS, LIMOGES Cedex, France denis.barataud@unilim.fr : correspondant principal Résumé Cet article présente et détaille la mise en œuvre d un laboratoire d enseignement virtuel (LAB- EN-VI) à la Faculté des Sciences et Techniques de Limoges. Ce laboratoire permet à des étudiants du Master Professionnel Architecture des Réseaux et Technologies Induites des Circuits de Communications (A.R.T.I.C.C.) d avoir accès à des ressources à la fois logicielles et matérielles dans les domaines de l optique et des microondes. Ce laboratoire dédié à des formations ouvertes à distance procure aux étudiants la possibilité de bénéficier d une pédagogie innovante mise en œuvre au sein d un Campus Virtuel CvTIC existant depuis plus de dix ans à l Université de Limoges. Sont présentés dans cet article la mise en œuvre de ces ressources autour de manipulations utilisant des traceurs de carctéristiques I/V, des générateurs de signaux vectoriels et des analyseurs de signaux vectoriels très utilisés dans le domaine des microondes pour caractériser des dispositifs soumis à des signaux d excitations modulés. Mots-clés : Instrumentation distante, mesure micro-onde par les TICE, ingénierie numérique. 1. Introduction Depuis septembre 2008, une nouvelle formation ouverte à distance a vu le jour au sein du Campus Virtuel CvTIC, il s agit du Master Professionnel Architecture des Réseaux et Technologies Induites des Circuits de Communications (A.R.T.I.C.C.). Ce master prépare les étudiants aux métiers des télécommunications optiques et microondes de niveau ingénieur. Cette formation scientifique repose fortement sur l enseignement expérimental incontournable pour les futurs ingénieurs. Compte tenu du public international de cette formation, public qui a fait le choix d une formation à distance, les périodes de présentiel même courtes restent contraignantes et souvent difficiles à mettre en œuvre. La nécessité de pouvoir mettre à disposition ces appareils ces étudiants sans qu ils aient l obligation de venir sur site apparaît donc comme une évidence afin qu ils puissent acquérir les pratiques expérimentales nécessaires à leur métier. Le LAB-EN-VI permet donc d offrir cette capacité aux étudiants distants de disposer de ces appareils tout en bénéficiant d un tutorat fort de la part des enseignants : ainsi la phase d apprentissage souvent longue de l utilisation complexe de ces appareils est rendue possible par ce LAB-EN-VI. Ce laboratoire est fondé sur l utilisation des TICE (Technologie de l Information et de la Communication dans l Enseignement) qui ont montré leur intérêt dans l enseignement supérieur [1]. Des premières expériences de pratiques expérimentales dans le domaine des microondes existent mais restent encore assez rares tant au niveau de l enseignement pur [2] que de la recherche [3], [4]. P3

14 PLM Dans cet article, le premier paragraphe décrira l architecture choisie pour le LAB-EN-VI développé à l Université de Limoges en mettant l accent sur la capacité à offrir plusieurs solutions possibles d accès à l instrumentation. Le deuxième paragraphe présentera une application spécifique développée pour une formation au radiocommunications et plus spécifiquement à la génération et la réception de signaux modulés microondes. 2. Description architecturale du LABoratoire d Enseignement Virtuel Accès aux outils pédagogiques LAB-EN-VI L étudiant distant du master Professionnel Architecture des Réseaux et Technologies Induites des Circuits de Communications (A.R.T.I.C.C.) peut avoir accès à la fois à une plateforme de formation développée sous moodle [5] ou au serveur d application et donc au LAB-EN-VI après une identification unique selon un protocole d annuaire. Figure 1. Identification unique à la plateforme de formation, au serveur d application, et au LAB- EN-VI Ainsi l accès aux ressources est restreint aux étudiants inscrits à la formation ou aux personnels autorisés et reconnus dans l annuaire. Il nécessite pour l étudiant de posséder un ordinateur avec une liaison internet de débit suffisant et d un navigateur web standard. Les autres applications nécessaires lui seront fournies sur le serveur d application.en se connectant à la plateforme de formation : l étudiant retrouve alors les modules classiques de formation avec les outils intégrés de discussion synchrones (causettes), asynchrones (forum) et les accès aux ressources synchrones (classes virtuelles de type «Adobe Connect»[5]) ou asynchrones (tableaux blancs interactifs, vidéos, ). Grâce à cet identifiant, il accède aussi à un serveur d applications qui permet d avoir accès aux principaux logiciels scientifiques du domaine optique et microondes : Mathlab, Agilent ADS, HFSS, Labview. L architecture simplifiée du LAB- EN-VI est montrée sur la figure 2 suivante : P3

15 PLM Service Commun Informatique Université de Limoges Étudiant distant Serveur Plateforme Moodle Pare-feu LAN Annuaire INTERNET Département Physique Faculté des Sciences et Techniques Serveur virtuel d applications Pare-feu Laboratoire de recherche XLIM VLAN VLAN LAB-EN-VI Serveur de licences Figure 2. Architecture simplifiée du Lab-EN-VI Ce laboratoire d enseignement virtuel est fondé sur l utilisation du protocole http avec des sécurités de type pare-feu à la fois au niveau du Service Commun Informatique (SCI) de l Université de Limoges, du laboratoire de recherche XLIM qui gère l accès aux licences utilisées dans le cadre du serveur d application hébergé par le SCI. Au sein d XLIM et du département de physique. D un point de vue organisationnel, ce LAB-EN-VI requiert la présence d un formateur/tuteur qui va expliquer les principes de base du fonctionnement des différents équipements. Ce formateur se trouve donc auprès des équipements pour les manipuler, réaliser les connexions et les configurations utiles. L utilisation d une classe virtuelle équipée d appareils vidéo (Webcam) permet de délivrer le cours à l ensemble du groupe de travail avec une connexion simultanée de plusieurs étudiants. Une fois que les principes de base ont été présentés, les étudiants apprennent à utiliser les principales fonctionnalités des instruments en en prenant le contrôle à distance. Ils apprennent alors à concevoir leurs propres interfaces pour piloter les équipements et récupérer les données qu ils stockent sur le serveur d application dans l espace qui leur est réservé Accès aux outils pédagogiques LAB-EN-VI Pour accéder aux équipements du LAB-EN6VI, l étudiant doit tout d abord apprendre à gérer les communications avec les instruments. Pour cela, il peut utiliser l outil Measurement &Automation Explorer qui lui est fourni par le serveur d application (MAX). IL peut alors gérer plusieurs types d interfaces comme montré sur la figure 3 suivante : P3

16 PLM Figure 3. Gestion des communications avec les instruments à l aide de MAX Les instruments sont connectés via des interfaces standard (RJ45, boitier LAN/GPIB, série, ) et leur contrôle est obtenu à l aide de différents bus : LAN (RJ45), GPIB (General Purpose Interface Bus)/IEEE L étudiant apprend alors à envoyer des trames Ethernet dans lesquelles les requêtes pour les instruments sont encapsulées. Sur la figure suivante, l étudiant peut accéder directement au driver de l instrument connecté au serveur d application par une interface RJ45 sur le bus LAN : il peut alors lui-même apprendre à configurer l instrument via une image virtuelle du panneau de face avant de l instrument ici un Analyseur de Réseau vectoriel R&S ZVL [7], [8]. Figure 3. Exemple de pilotage d un instrument grâce à une face avant virtuelle. P3

17 PLM 3. Exemple de réalisation pratique génération et acquisition de signaux modulés microondes Description du banc de caractérisation de mesure de signaux modulés aux bornes de dispositifs non linéaires Un exemple d application réalisée dans le cadre du master Professionnel ARTICC concerne la mesure d intermodulation d ordre 3 d un amplificateur de puissance lorsqu il fonctionne en régime non linéaire. Le banc de caractérisation est alors constitué : d un générateur de signaux modulé (SMBV100A) qui permet de générer une modulation d amplitude à porteuse supprimée dont les fréquences et les amplitudes de porteuses et de modulation sont ajustables. Ce générateur envoie alors les signaux modulés dans l amplificateur de puissance RF entièrement conçu par les étudiants dans un projet réalisé à distance à l aide du logiciel ADS. d un analyseur de spectre (ZVL) qui permet de visualiser le spectre de sortie de l amplificateur de puissance RF réalisé par les étudiants, d une alimentation triple sortie programmable (PPT3615) Ces trois instruments sont interconnectés grâce à ne interface LAN/GPIB comme le montre la figure 4 suivante : Service Commun Informatique Université de Limoges Étudiant distant Serveur Plateforme Moodle Serveur virtuel d applications Serveur CAS Pare-feu LAN INTERNET Département Physique Faculté des Sciences et Techniques LAN Pare-feu LAN LAN/GPIB VLAN LAB-EN-VI PPT3615 Laboratoire de recherche XLIM SMBV100A ZVL RF IN RF OUT Amplificateur de puissance RF Réalisé par les étudiants Figure 4. Banc de mesure d intermodulation d ordre 3 d un amplificateur RF dans le LAB-EN- VI. P3

18 PLM 3.2. Résultats expérimentaux et démarche pédagogique Les étudiants après avoir polarisé l amplificateur et vérifié son point de fonctionnement correct (mesure du courant de drain sur l alimentation programmable) doivent créer un instrument virtuel sous LABVIEW pour générer le signal modulé autour d une porteuse à 2 GHz et dont la fréquence de modulation est égale à 100kHz. Ils envoient ce signal dans l amplificateur. Ils créent un autre instrument virtuel pour mesurer le spectre du signal et l évolution de l intermodulation d ordre 3 en fonction du niveau de puissance. Dans toutes ces étapes, ils sont aidés par le formateur/tuteur qui les guide et les encadre en permanence. Ce tutorat doit être fait en travail collaboratif. Puis les étudiants selon un calendrier bien précis peuvent accéder seuls aux instruments pour réaliser leurs mesures en faisant varier la fréquence de modulation. Une dernière démarche de travail collaborative est demandée aux étudiants pour qu ils créent un rapport où apparait la comparaison de l évolution de l intermodulation d ordre 3 en fonction du niveau de puissance et de la fréquence de modulation. Un exemple de face avant et de diagramme pour cette mesure est montré sur la figure 5 : Figure 5. Exemple de la mesure d intermodulation d ordre 3 d un amplificateur RF dans le LAB-EN-VI. P3

19 PLM 4. Conclusion Cet article a présenté le laboratoire d enseignement virtuel (LAB-EN-VI) mis en œuvre à la Faculté des Sciences et Techniques de Limoges pour le Master Professionnel (A.R.T.I.C.C.). Il a montré à travers une description de l architecture logicielle et matérielle, comment les étudiants de cette formation pouvait tout en étant distant se former à l utilisation de matériels de mesure microonde. Les perspectives à donner à ce travail réside dans l accès multiutilisateur simultané aux mêmes équipements d un banc de mesure du LAB-EN-VI afin d améliorer encore le travail collaboratif dans ce domaine purement expérimental. 5. Bibliographie [1] B. Albero, B. Dumont «Les technologies de l'information et de la communication dans l'enseignement supérieur : pratiques et besoins des enseignants.», Item sup, [2] D. Courivaud, «Accès Internet à un laboratoire d électronique distant», Archive EduTice Education et Technologies de l information et de la communication, 2004, [3] B. Bayard,B. Sauviac, J. Fayolle, B. Allard, N. Gérard, «Projet WebAnalyzer Internet et l'instrumentation à distance», Technologies de l'information et de la communication dans l'enseignement Supérieur et l'entreprise, 2002, Référence HAL: ujm , version 1 [4] C. Gravier, J. Fayolle, B. Bayard, M. Ates and J. Lardon, «State of the Art about remote laboratories paradigms foundations of ongoing mutations», International Journal of Online Engineering 4, 1, 2008, [5] [6] [7] sf/html/fr_zvl1 [8] J. Ganzert «Remote Control of R&S Spectrum and Network Analyzers via LAN.», Application Note. P3

20 AIME Formation pratique à la synthèse et l intégration de nano-objets par diélectrophorèse pour des applications micro -nanoélectroniques J. BAREILLE 3, R. CEOLATO 3, L. LAPLATINE 3, S. LACHAIZE 1, J. GRISOLIA 1, J. CARREY 1, G. VIAU 1, CH. DUPRAT 2, F. GUERIN 2, C. CAPELLO 2, C. ROUABHI 2, F. GESSINN 2, J.M. DORKEL 2 Affiliations: 1- Université de Toulouse - LPCNO/INSA, 2- AIME pôle CNFM de TOULOUSE, 3- Département de Physique, INSA Toulouse Contact : jeremie.grisolia@insa-toulouse.fr, Université de Toulouse LPCNO/INSA, 135, Av. de Rangueil Toulouse Cedex 4 INTRODUCTION : La synthèse de nanoparticules par voie chimique est une voie à la fois versatile et à faible coût pour observer les propriétés de la matière à l échelle nanométrique. Dans des nanoparticules, des phénomènes nouveaux directement liés au confinement quantique et au fort rapport surface/volume sont attendus. Ceci permet d envisager de nouvelles applications dans différents domaines tels que la nanoélectronique, l'optoélectronique mais aussi la détection chimique et biologique. Par exemple, les capteurs de gaz et les mémoires à base de nanoparticules semiconductrices et métalliques deviendraient beaucoup plus sensibles que leurs homologues actuels. Cependant, l'étude de leurs propriétés spécifiques et de leur exploitation dans des dispositifs fonctionnels «grand public» exige : - d être capable de les synthétiser, et ce avec des tailles contrôlées et si possible inférieures à 20 nm, - de les organiser en assemblée sur des zones choisies d un substrat donné, - d être capable de les adresser électriquement afin de réaliser un dispositif fonctionnel. Dans ce contexte, nous proposons un procédé technologique pratique dont les objectifs sont de sensibiliser l étudiant : - aux exigences et contraintes liées à la synthèse et à la manipulation de nanoparticules préparées par voie chimique (solutions colloïdales) (cf. paragraphe I), - à leur intégration de manière contrôlée en microélectronique (cf. paragraphe II), - à une utilisation concrète de ces nanoparticules dans une application. Il s agira ici d évaluer les dispositifs fabriqués pour une application en tant que capteurs de gaz (cf. paragraphe III). I- Synthèse de nanoparticules Deux types de nano-objets sont synthétisés dans ce T.P. : des nanoparticules d Au et des nano-bâtonnets de WO 3. Ces deux synthèses se font en milieu aqueux par des méthodes classiques de condensation (WO 3 ) ou de réduction (Au) de sels métalliques. I-1 Synthèse des nanoparticules d Au: Les étudiants préparent une solution de nanoparticules d or fabriquées selon la méthode de Turkevich [1] qui permet d obtenir des nanoparticules d or sphériques monodisperses, d environ 12 nm de diamètre en suspension dans de l eau. Le principe est une simple réduction de l acide chloroaurique HAuCl 4 par du citrate de sodium en excès, à reflux dans l eau pendant 30 min. La solution rose obtenue contient des nanoparticules d or stabilisées par des ligands citrate et de l acide chloroaurique HAuCl 4 en surface. 1 P28

21 AIME Figure 1 : Photo, schéma d une solution colloïdale de nanoparticules d or avec leurs ligands citrates et image TEM des nanoparticules déposées. I-2 Synthèse de nanoparticules de WO 3 : Pour la synthèse de WO 3, plusieurs protocoles sont possibles en fonction des objets recherchés : des sphères, des plaquettes ou des bâtonnets. Nous décrivons ici la synthèse de nanobâtonnets. Dans un premier temps, l acide tungstique H 2 WO 4 (0.2 M) est préparé en passant une solution aqueuse de Na 2 WO 4 à travers une résine échangeuse d ions H +. La solution devient un gel jaune clair après 72h. 7mL ( mol) sont liquéfiés par agitation mécanique suite à une dilution dans de l eau déionisée. La solution est ensuite centrifugée à 5000 tr/mn pendant 5 mn, lavée à l eau déionisée et centrifugée une seconde fois. Le mélange obtenu est séché à 45 C jusqu à l obtention d une poudre jaune clair. La poudre composée d acide polytungstique est dissoute à 40 C dans 12 ml d eau déionisée avec des cristaux de Na 2 SO 4 (6 g). Le mélange est ensuite mis à réagir à 180 C pendant 16h dans un autoclave en acier. La solution blanche obtenue est centrifugée pour collecter une poudre séchée à 45 C. Le matériau final obtenu est composé de bâtonnets agglomérés de WO 3 de taille nanométrique (voir Figure 2) [2]. Figure 2 : Imagerie en microscopie électronique en transmission (MET) de nano-bâtonnets de WO 3. II- Dépôt par diélectrophorèse Dispositif expérimental et protocole de mesure: Afin de réaliser un dispositif à base de s nano-objets synthétisés, des électrodes d or en forme de peignes interdigités sont d abord réalisées par lithographie optique sur une couche de SiO 2 [voir Figure 3(c)]. Les nano-objets sont ensuite localisés entre les électrodes par diélectrophorèse. Cette technique est basée sur la force créée par un gradient de champ électrique alternatif sur des 2 P28

22 AIME particules polarisables. La polarisation de la particule est induite par le champ électrique. En fonction du gradient de champ et de la fréquence de l excitation électrique, les particules sont alors soumises à une force résultante attractive (diélectrophorèse positive) ou répulsive (diélectrophorèse négative) vis-à-vis des électrodes [3]. Le signe de la diélectrophorèse est lié à la dépendance en fréquence des permittivités diélectriques complexes des particules et du solvant. En fonction de l action voulue, la fréquence doit donc être ajustée selon ces deux paramètres. Dans le cas présent, la mise en place de la technique nécessite un générateur de fonction Metrix GX 320 permettant de générer une tension sinusoïdale crêtes à crêtes Vcc = 20 V et jusqu à 10 MHz, ainsi qu un circuit inverseur. Une borne des peignes interdigités est connectée au générateur et l autre au circuit inverseur. Un oscilloscope numérique Metrix OX6062 permet de vérifier la validité des informations affichées par le générate ur et de suivre le signal appliqué aux peignes en temps réel. Les peignes interdigités sont ensuite plongés face vers le bas dans une solution colloïdale [voir Figure 3a et 3b]. Dépôt de nano-bâtonnets de WO 3 et de nanoparticules d or : Pour le dépôt de nano-bâtonnets de WO 3, les peignes interdigités ont été plongés dans une solution colloïdale fortement diluée avec une fréquence appliquée de 400 khz. Le résultat est un dépôt préférentiel de nano-bâtonnets entre les peignes [voir Figure 4a]. 5 m Figure 3 : dispositif expérimental (a) système de préemption du TO8, (b) système de génération des signaux, (c) Image en microscopie optique des peignes interdigités. Dans le cas des nanoparticules d or, différentes configurations de polarisation des électrodes ont été testées grâce à un boîtier sélecteur. Il est constitué de plusieurs entrées pouvant être reliées à deux générateurs différents et de deux sorties affectées à chaque électrode des peignes permettant de sélectionner le type de signal choisi. Les étudiants obtiennent alors plusieurs configurations de dépôt et de localisation en fonction des conditions d application des tensions et éventuellement du déphasage entre les électrodes [voir Figures 4b et 4c]. Figure 4 : Piégeage par diélectrophorèse de nano-objets avec des électrodes inter-digitées (a) dépôt de nanobâtonnets de WO 3 entre les électrodes: Vcc = 20 V, f = 700 khz, déphasage de, durée = 10 min, (b) dépôt d une ligne de nanoparticules d or entre les électrodes : Vcc = 20 V, f = 2 MHz, pas de déphasage, durée = 5 min, (c) dépôt de nanoparticules d or sur un seul peigne d électrodes : Vcc = 15 V, f = 2 MHz, déphasage de, durée = 5 min. 3 P28

23 AIME Dans le cas de l or, avec un déphasage de entre les 2 électrodes, le dépôt est asymétrique et très sélectif ; il est en outre bien homogène. La couleur bleutée pourrait cependant provenir davantage d agrégats d or plutôt que d une couche compacte. III- Application aux capteurs de gaz : Les dispositifs à base de WO 3 sont ensuite testés en tant que capteur de gaz. Les mesures sont effectuées sur un banc de mesure dédié permettant de faire circuler dans une enceinte reliée à une petite pompe à membrane un mélange de différents gaz. La température de l échantillon est contrôlée par l intensité de l éclairement d une lampe halogène [voir Figure 5a]. La pression dans l enceinte est contrôlée par débit de gaz injecté. Les gaz choisis pour la détection sont l ammoniac (NH 3, gaz réducteur) et le dioxygène (O 2, gaz oxydant) dont la mise en œuvre ne présente aucune difficulté. Les figures 5b et 5c montrent les mesures de résistance sur le dispositif avec WO 3 lorsque celui-ci est exposé à un flux respectivement d O 2 et de NH 3. Dans le premier cas, la résistance augmente ; dans le second, elle diminue. Ces résultats sont en bonne adéquation avec d autres résultats sur ce type de capteur sous flux d ozone [4]. En effet, il est bien connu que WO 3 est un oxyde métallique semi-conducteur de type n pour lequel la densité d électrons présents est directement reliée à une sous-stœchiométrie en oxygène (sites vacants en oxygène pouvant aussi être interprétés comme des atomes de tungstène réduits). Comme l oxygène est plus électronégatif que le WO 3-x massif, le dioxygène adsorbé en surface des nano-bâtonnets capture les électrons (i.e. oxyde les atomes W initialement réduits), abaissant ainsi la densité d électron en surface et donc la conductivité du dispositif. La réaction d oxydation peut s écrire : O 2 + 2e- 2 O adsorbé. Inversement, un gaz peut apporter des électrons en surface et ainsi augmenter la conductivité. Ceci se produit notamment avec NH 3 ou H 2 O, grâce aux paires libres d électrons portées par les atomes d azote ou d oxygène qui peuvent ainsi transférer une partie de leur densité électronique au matériau. La température est bien sûr un paramètre clé dans cette application car elle a une influence significative sur la cinétique d adsorption et de désorption des molécules de gaz. Ceci se répercute directement sur le temps de réponse du détecteur. Nos mesures montrent que la réponse de nos capteurs est optimale à 200 C en comparaison avec un fonctionnement à température ambiante. Figure 5 : (a) Photo du banc de mesure de capteurs de gaz. Résistance du capteur pour (b) O 2 à un flux de 0.8 L/min, et (c) NH 3 à un flux de 0.9 L/min. Le rôle d un capteur n est pas uniquement de détecter la présence d un gaz et sa nature mais aussi d évaluer sa concentration dans l atmosphère. La figure 6a montre l évolution des variations de résistance du capteur à différents flux de dioxygène. 4 P28

24 AIME Figure 6 : (a) Changement de résistance lors de l injection d O 2 à proximité du capteur en fonction du flux. Plus la concentration est élevée, plus la réponse est importante (noir : 0.1 L/min, violet : 0.2 L/min, cyan : 0.4 L/min, rouge: 0.6 L/min, vert : 0.8 L/min, bleu 1.0 L/min) ; (b) pente dr(t)/dt en fonction du flux d O 2. Plus le flux est élevé, plus l élévation de résistance est rapide. Ceci est confirmé par la figure 6b qui donne la pente initiale de cette variation en fonction du flux. La valeur de résistance maximale augmente aussi avec le flux de gaz. Ainsi, nous disposons de 2 paramètres pour mesurer le flux d O 2. Le temps de réponse est correct avec moins de 15 s pour des flux supérieur à 0,4 L/min. Conclusion: Le T.P. présenté dans cet article permet de sensibiliser les étudiants aux approches nécessaires à l utilisation de nanoparticules dans des dispositifs : synthèse, intégration et mesure. Le procédé de diélectrophorèse présenté permet d intégrer des nanoparticules au sein de dispositifs. Il est à la fois facile à mettre en œuvre et générique puisque nous l avons testé avec succès pour différents types de nanoparticules polarisables. Ce T.P. développé depuis 3 ans au LPCNO et testé en enseignement avec succès en 5 ème année au Département de Génie Physique sera mise en place très prochainement à l AIME. Références: 1 - B. V. ENÜSTÜN AND J. TURKEVICH JACS, 1963, 85, X. W. LOU, H. C. ZENG, INORG. CHEM. 2003, 42, MATTHIEU LAGOUGE, DISCOVERING MEMS AND MICROTECHNOLOGY, ELECTROSTATICS, K. AGUIR, C. LEMIRE, D.B.B. LOLLMAN, SENSORS AND ACTUATORS 2002, B P28

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26 PACA Le «Stockage de l'information Numérique» ou comment aborder la physique par l'application S. Blayac 1, S. Sanaur 1, J. Kools 2, P. Boivin 3 1 Ecole de Mines de Saint Etienne Centre Microélectronique de Provence 880 avenue de Mimet Gardanne - blayac@emse.fr 2 Encapsulix SAS - Gardanne 3 ST Microelectronics - Site de Rousset Le cours présenté ici se propose d aborder la physique sous un angle applicatif à travers la thématique du «Stockage de l Information Numérique». Les phénomènes fondamentaux y sont reliés à une problématique plus générale qui permet de les aborder «autrement». 1. Enseigner la physique par l application Ce cours de 15h est développé dans le cadre des enseignements de physique de première année du cycle Ingénieurs Civils des Mines de l école des mines de Saint Etienne. Il fait partie d un ensemble de cours électifs aux thématiques extrêmement variées et s inscrit dans la continuité d un cours de base en physique du solide. Le «Stockage de l Information Numérique» a été choisi comme fil conducteur de cet enseignement. Plusieurs objectifs ont orienté la création de ce cours : Illustrer de façon très concrète les phénomènes fondamentaux étudiés en cours, dont les applications peuvent parfois sembler lointaines pour les étudiants et leur proposer une vision «démystifiée» de la haute technologie. Montrer que dans un monde de plus en plus «virtualisé» les problématiques matérielles restent essentielles et que leur maîtrise est stratégique. A l heure où internet met à disposition du plus grand nombre tous les savoirs de base, offrir une lecture originale pour susciter l intérêt et valoriser l apport des enseignants. Le cours se propose donc de répondre de plusieurs manières à une question simple : «où et comment sont stockés durablement les bits élémentaires supports de l information?». Cette interrogation de départ implique la description du phénomène physique pour lequel on fait appel aux notions de base vues précédemment. De là découlent plusieurs questions liées aux modes de lecture et écriture, et au-delà, de durabilité et endurance des dispositifs, voire des systèmes, de stockage de l information. Trois types de stockage sont donc traités : stockage optique (CD, DVD, laser) ; stockage électronique (mémoire EEPROM, Flash ) et stockage magnétique (disques durs, MRAM ). Au travers de l intervention des industriels, les problématiques de fabrication sont abordées pour montrer comment les concepts sont traduits dans la réalité 2. Les technologies du «Stockage de l information Numérique» 2.1. Généralités sur le stockage de l information L objectif de cette partie introductive est de faire réfléchir l étudiant sur les enjeux technologiques qui sous tendent l évolution du monde numérique actuel suivant la problématique du stockage des données et lui faire prendre conscience que sans l effort de réduction constante de la surface du bit stocké, la société de l information telle que nous la connaissons n aurait pu exister. P21

27 PACA Figure 1 : Evolution des capacités et des coûts du stockage de données depuis les années 1950 La courbe présentée Figure 1 montre qu à un coût matériel de dispositif décroissant faiblement, la densité d intégration a crû exponentiellement et le coût du Mo a donc décru en proportion. Cette introduction est enfin l occasion d introduire les types et les critères de choix des systèmes de stockage en fonction de l aspect applicatif et donc du volume, de la densité, du temps d accès et de la durabilité 2.2. Stockage «optique» : Disques optiques, diffraction et changements de phase, lasers et émission spontanée Ce module aborde les deux dispositifs clés du stockage optique : le disque optique et la diode laser. La problématique de l augmentation de la densité du stockage est présentée et reliée à la résolution de lecture du laser. On traite en particulier l impact de la longueur d onde sur cette résolution. En l occurrence, le passage d une diode laser émettant du rouge (Compact Disc) au bleu (Blu Ray Disc) a été déterminant et a dicté évolution technologique de la finesse du trait de gravure du compact disc de 1981 jusqu au Blu Ray de Sur le plan théorique, le processus de changement de phase rendant les disques réinscriptibles est plus particulièrement détaillé. Enfin l évolution vers le disque holographique permettant de stocker des volumes supérieurs au To au niveau moléculaire dans des polymères cristaux liquides est décrite. La deuxième partie traite du mécanisme fondamental de l émission stimulée pour aborder la diode laser et son évolution vers le bleu avec l apparition des matériaux à base de GaN Stockage électronique : l effet tunnel et la mémoire flash, les mémoires intégrées du futur Le phénomène physique fondamental abordé ici est l effet tunnel. On montre d abord que l apport de la mécanique quantique permet de comprendre en quoi un isolant présente une barrière de potentiel à probabilité de transmission non nulle aux épaisseurs nanométriques. P21

28 PACA Figure 2 : Courant tunnel dans une structure métal/isolant/métal Ti/Al 2 O 3 /Ti en fonction de la tension appliquée avec identification des composantes Figure 3 : Vue en coupe des transistors à grille flottante d une mémoire flash Cette connaissance permet de comprendre le diagramme de courant tunnel I(V) d une structure métalisolant-métal en mettant en évidence des différentes composantes de types : directe, Fowler-Nordheim, Schottky, Frenkel-Poole et hopping (Figure 2). Cette connaissance fine des courants tunnels est essentielle ceux-ci gouvernent les mécanismes de chargedécharge de la grille flottante dans laquelle sont stockées les charges mémoire (Figure 3). La qualité de l isolant tunnel influence en particulier le temps de rétention du point mémoire et constitue donc un des points de maîtrise technologique majeurs. C est pour traiter les problèmes de perte en rétention sur les mémoires avancées que le concept de mémoires à nanocristaux a été récemment introduit. La description du développement industriel, et en particulier de la caractérisation de telles mémoires à l échelle atomique fait l objet de l intervention d un industriel de ST Microelectronics. Figure 4 : Image TEM haute résolution d une coupe de point mémoire à nanocristaux développée (source STMicroelectronics) 2.4. Stockage magnétique : Disque durs et électronique de spin Le module traitant du stockage magnétique est divisée en deux parties; la première traite des supports magnétiques et de densité d intégration et la seconde des têtes de lecture/écriture. P21

29 PACA Figure 5: «Impression» magnétique laissée par une tête d écriture sur un disque dur à différentes vitesses d écriture Sur le plan théorique, les fondamentaux du magnétisme sont abordés à travers l étude des matériaux constituant les disques durs. Les problématiques de lecture et écriture sont ensuite présentées. La Figure 5 est l image de «l impression magnétique» laissée par une tête sur un disque dur en fonction des vitesses d écriture. La densité du stockage suppose donc une optimisation du système en vitesse de lecture et sensibilité du capteur. Une voie d optimisation de cette sensibilité consiste à utiliser l effet de magnétorésistance géante dont la découverte et la maîtrise ont valu à A. Fert et P. Gruenberg le prix Nobel de physique Conclusion Ce cours électif de physique orienté «application» agrège des éléments de physique relativement poussés autour de la thématique du «stockage de l information numérique». Il aborde à la fois les phénomènes physiques fondamentaux utilisés pour stocker de l information de façon durable, par voie optique, électronique ou magnétique et les problématiques technologiques et industrielles afférentes. Avec un recul d un an, les élèves ont montré à chaque fois un fort intérêt pour ce cours. Les concepts physiques sont en effet illustrés en permanence par des aspects applicatifs qui permettent de donner un sens stratégique à la progression du cours et d impliquer l étudiant dans cette démarche. Remerciements : Les auteurs remercient Lahouari Fares du laboratoire RCCAL de ST Microelectronics Rousset pour les images TEM haute résolution P21

30 CIME Formation pratique de lithographie ultime par nano-impression : de la conception à la mise en application au CIME-Nanotech Marceline Bonvalot a,b, Jumana Boussey b, Lamiss Louahadj b, Ahmad Bsiesy a,b (a) Centre Interuniversitaire de Microélectronique et Nanotechnologies (CIME Nanotech), Pôle CNFM de Grenoble, 3 parvis Louis Néel, Grenoble Cedex 1 (b) Laboratoire des Technologies de la Microélectronique, LTM CNRS UMR 5129, CEA/LETI/D2NT 17, av. des martyrs, Grenoble Cedex Dans le cadre de sa mission de formation, le CIME-Nanotech de Grenoble propose à l ensemble des filières utilisatrices de la salle blanche une dizaine de formations pratiques qui offrent un large spectre de découvertes pluridisciplinaires autour des micro-nanotechnologies. Pour rester compétitive et attrayante, et afin de s adapter aux besoins nouveaux des filières, cette offre de formation doit continuellement s enrichir en collant au rythme des innovations technologiques de pointe. Ainsi, la mutualisation des équipements de la salle blanche avec ceux de la Plateforme Technologique Amont (PTA), décidée en 2009 pour répondre aux besoins spécifiques de la recherche amont grenobloise en termes de ressources dédiées aux micro-nanotechnologies, permet aussi de créer des liens étroits entre l enseignement et le milieu de la recherche et de sensibiliser les étudiants aux avancées technologiques les plus récentes. C est dans le cadre de cette mutualisation qu un bâti de lithographie ultime par nano-impression (NIL) mixte (UV et thermique) a été installé en salle blanche du Cime-Nanotech en Septembre Les équipes pédagogique et technique du Cime-Nanotech travaillent actuellement à la conception et la mise en œuvre d une formation pratique de lithographie par nano-impression. Au-delà de son réel intérêt scientifique, cette formation cible un public varié de par les thématiques scientifiques qui peuvent y être développées (physiciens des matériaux, chimistes, biologistes ) et se veut parfaitement modulable pour s adapter à tous les niveaux de formation (IUT, masters, ingénieurs, doctorants, formation continue). Nous proposons de présenter le contenu de cette formation pratique en veillant à mettre en valeur sa souplesse et son ouverture vers l interdisciplinarité. Nous détaillerons également le phasage des différentes étapes de sa réalisation, depuis le choix des produits consommables jusqu à la formation du personnel techniques et des futurs formateurs. P29

31 MIGREST/PCM Projet pédagogique Master Micro-Nano Electronique de Strasbourg CRTC: Testabilité numérique-analogique sur circuit intégré mixte dédié A. BOZIER 1,3, B. PRADARELLI 2, L. LATORRRE 2,4, P. NOUET 2,4, R. LORIVAL 2,4,5, L. HEBRARD 1,3, F. BRAUN 1, D. MULLER 3 1 CNFM-MIGREST, 2 Pôle CNFM de Montpellier, 3 Master MNE-Strasbourg, 4 LIRMM, 5 CNRS Cet article présente les résultats d'un enseignement de testabilité sur circuit mixte qui est le résultat d'une collaboration entre le Master Micro-Nano Electronique de l'université de Strasbourg et le Centre de Ressources de Test du CNFM à Montpellier. Cette collaboration a débuté il y a deux ans et a fait l'objet d'une première communication dans la précédente édition des Journées Pédagogiques du CNFM [1]. Les paragraphes I à III traitent des performances et des possibilités du circuit ainsi que d'une première expérience d'enseignement en Master MNE au cours de l'année dernière, puis, les paragraphes IV à VI traitent plus spécifiquement de la carte de test et du développement du programme de test par le CRTC de Montpellier. I. Rappel du projet Le projet est né suite à la volonté du Master MNE de faire évoluer son enseignement de testabilité vers les circuits mixtes, analogique-numérique. Dans cette optique et en bénéficiant de l'expertise du CRTC, le circuit mixte en technologie CMOS 0,35µm qui servait de support aux différents enseignements du Master a été fabriqué avec l'aide financière du CNFM. Fig1: Circuit en technologie AMS 0,35µm Le circuit intégré -figure 1- est un système permettant de mesurer un champ magnétique de ±5mT sur une bande passante de 8kHz. Sa taille est de 2,18 2,28 mm² et il est alimenté sous 3,3V. Il est constitué d'un capteur à effet Hall, d'une chaîne d'amplification, d'un filtre antirepliement, d'un convertisseur analogique-numérique Σ et d'un module de compensation d'offset -figure 2-. Il est possible de tester le circuit dans son ensemble ou par blocs indépendants. D'autre part, une chaîne de scan a été introduite dans la partie numérique du module de compensation. Ainsi la fonctionnalité et l'assemblage de ce circuit lui permettent d'être utilisé comme nouvelle plate-forme pédagogique pour les enseignements en test. Les séances de travaux pratiques se déroulent dans la salle de CAO du CNFM-MIGREST à Strasbourg. Connectés sur une station du CRTC de Montpellier, les étudiants travaillent sur des comptes génériques. Des répertoires spécifiques à notre enseignement sont copiés pour travailler de manière plus efficace. Les séances de travaux pratiques sont découpées de la manière suivante: 4 heures pour la préparation des fichiers de configuration ou «setup» : Les étudiants travaillent simultanément sur le compte alloué mais pas sur le testeur à proprement dit, c'est le travail «offline». 4 heures directement sur le testeur : Les étudiants passent à tour de rôle en binôme pour tester le circuit, c'est le travail «online». II. Les essais électriques Dans cette section, nous détaillons les fonctions des différents blocs du circuit en indiquant les performances obtenues lors de mesures électriques sur carte PCB. Cette partie est à différencier de la partie test à proprement parler qui fait référence explicitement à l'utilisation du testeur. Le schéma du circuit est indiqué figure 2. P2

32 MIGREST/PCM Fig2: Schéma électrique du circuit intégré L'élément sensible est un capteur à effet Hall en technologie CMOS [2] qui permet de convertir un champ magnétique dans la gamme ±5mT en un signal électrique de ±400µV d'où la nécessité d'une amplification globale de 2500 pour sortir un signal de ±1V en bout de chaîne analogique. Fig3: Sortie analogique La compensation d'offset Un bloc mixte appelé «compensation d'offset» permet de compenser l'ensemble des offsets aléatoires rencontrés dans la chaîne, dus au capteur et aux différents OTA. Un filtre anti-repliement de fréquence de coupure à 8kHz termine la chaîne analogique avant d'attaquer un convertisseur analogiquenumérique de type ΣΔ. La figure Fig3 montre le signal de sortie du circuit -signal du haut- pour un stimulus magnétique créé par une bobine excitatrice extérieure -signal du bas-. Fig4: a) Signal compensé b) Signal en sortie de la compensation Fig5: a) Signal compensé b) Bit de fin de compensation Avant de procéder à des mesures de champs magnétiques, il est nécessaire de compenser la chaîne analogique en amenant la tension de sortie Vx25 au voisinage de 0V. C'est le rôle de la compensation P2

33 MIGREST/PCM d'offset. Ce module est composé d'un comparateur, d'un bloc numérique obéissant à un algorithme dichotomique et d'un CNA pour convertir le mot binaire de 8 bit en son équivalent analogique entre ±1V. Les signaux en sortie de la compensation, Vcomp, et à compenser Vx25 -figure 2- sont donnés figure 4. De plus une entrée START permet de démarrer une compensation à n'importe quel moment et une sortie EOC -fin de conversion- indique la fin effective de la compensation sous forme d'un bit comme le montre la figure 5. La figure 2 montre sous forme synthétique les signaux obtenus en différents points du circuit ainsi que les performances mesurées lors de ces essais. Les travaux pratiques de test Le test numérique est réalisé sous la forme de deux séances de travaux pratiques de quatre heures chacune. La première séance est dédiée à la configuration des différents «setup» selon le flot de la figure 6 en mode «offline». Lors de la deuxième séance, en mode «online», les étudiants passent en binômes, les uns après les autres, sur le testeur. Les étudiants travaillent sur le bloc numérique appelé logique de contrôle de la figure 2 qui est testable et accessible intégralement de l'extérieur via la chaîne de scan. Fig6: Flot de test numérique Fig7: Timing sous forme de fichiers Le flot de test numérique est identique à celui utilisé pour les tests du 74ACT299. Les parties Pin Configuration et Levels sont données intégralement aux étudiants qui se concentrent sur la programmation des Timings en mode fichier -voir figure 7- et les vecteurs de test en mode graphique. Le test analogique, qui comprend aussi deux séances de quatre heures, est bâti de la même manière que le test numérique. La première séance porte sur les configurations analogiques du générateur de fonction noté AWG et de l'échantillonneur noté Digitizer. Les étudiants se basent sur le document technique proposé par le constructeur Verigy pour faire les bons choix en termes de bande passante, de nombre de points d'échantillonnage suivant les signaux à injecter ou à récupérer. Lors de la seconde séance, les étudiants sont «online» pour le test analogique effectif du circuit. Pour cette étude, les étudiants travaillent sur le bloc Compensation d'offset qui comprend le bloc numérique vu précédemment avec ses «setup» et le convertisseur numérique analogique 8 bit. Le but est de visualiser les tensions nommées Vcomp et Vx25 -voir figure 2- comme le montre la figure 8. III. Etude de la testabilité du circuit La testabilité d un circuit quel qu il soit nécessite d être prise en compte dès la conception. Lors de la réunion initiale du projet, la stratégie de test définie fut d architecturer le circuit de façon à ce que la chaîne instrumentale réalisée puisse être testée en totalité ou par blocs fonctionnels analogiques et/ou numériques indépendamment les uns des autres. De plus, une étude particulière de la testabilité du bloc de logique de contrôle a été effectuée pour déterminer si le bloc est totalement testable, c est-à-dire si le taux de couverture issu de la simulation de fautes est de 100%. Pour tester la chaîne instrumentale dans sa totalité, il faut être capable d émuler l entrée de l amplificateur de gain 100 -voir figure 2- et de faire l acquisition du signal en sortie du ΣΔ, donc d avoir accès à l entrée du premier bloc de la chaîne et à la sortie du dernier bloc. Pour pouvoir tester chaque bloc, il faut avoir accès aux entrées et aux sorties de ces blocs. Ces P2

34 MIGREST/PCM spécifications nécessitaient donc de prévoir au niveau du boîtier final des broches multiplexées ou dédiées pour accéder (envoyer ou capturer un signal) à ces nœuds d information du circuit. En raison de contraintes liées au boîtier utilisé (64 broches) et afin de limiter les signaux parasites pouvant potentiellement être injectés dans le circuit par ces points d accès, la stratégie de test a été modifiée pour considérer les amplificateurs 100 et 25 comme un seul bloc. Fig8: Signal de gauche Vcomp, signal de droite Vx25 L étude de la testabilité du bloc de logique de contrôle a fait l objet d un Projet Industriel de Fin d Etudes (PIFE) de l école Polytech Montpellier. Partant de la «netlist» du bloc de contrôle et en considérant un modèle de fautes en particulier (ici les fautes de collage), TETRAMAX produit une liste de fautes pour lesquelles il génère en mode ATPG (Automatic Test Pattern Generation) les vecteurs de test (les valeurs à appliquer sur les entrées primaires qui permettront de propager ces défauts sur les sorties primaires) et délivre le taux de couverture. Ce dernier est une métrique permettant de mesurer l efficacité d un jeu de vecteurs donné et correspond au rapport suivant : Nb de fautes détectées TC = Nb de fautes totales Le taux de couverture du bloc logique étant initialement de 93.91%, l approche conventionnelle pour d améliorer la testabilité du bloc a été d insérer une chaîne de scan. Cette opération a permis d isoler les blocs combinatoires du circuit, de façon à les tester en tant que tels. Pour cela, il a été nécessaire de modifier les bascules du circuit en bascules «scan» et de les relier entre elles de manière à établir un accès série (registre à décalage). Un multiplexeur placé dans chaque bascule «scan» permet d obtenir deux modes de fonctionnement pour la chaîne de scan : Le mode "chargement parallèle" ou mode "normal". Dans ce cas, la modification des bascules est transparente et le circuit conserve sa fonctionnalité initiale. Le mode "décalage" ou mode "test". La chaîne de scan est alors comparable à un registre à décalage permettant d acheminer les vecteurs de test en série à travers les bascules. Les réponses du circuit sont capturées dans le mode de fonctionnement normal, puis sorties en série par l intermédiaire du mode test. La figure 9 décrit la modification apportée à une bascule et la façon dont celle-ci s insère dans le circuit. Les bascules scan sont connectées entre elles pour former la chaîne de scan. Cette chaîne possède une entrée (scan_in) et une sortie (scan_out). Le signal mode de fonctionnement permet de choisir le mode de fonctionnement de la chaîne de scan. Le mode "test" permet de charger les données de test et de décharger les réponses du circuit. Le mode "normal" est quant à lui utilisé pour le fonctionnement normal du circuit mais également pour récupérer la réponse du circuit à un vecteur de test. L outil dc_shell a été utilisé pour insérer les bascules scan et générer une nouvelle netlist qui comporte deux entrées supplémentaires : test_si qui est l entrée du registre à décalage (chaîne de scan). test_se qui est le signal de contrôle des multiplexeurs rajouté dans les bascules. P2

35 MIGREST/PCM Fig9 : Description d un circuit séquentiel muni d une chaîne de scan Fig10: Testeur Verigy A partir de cette netlist, une nouvelle simulation de fautes a été réalisée avec TETRAMAX qui a permis d obtenir un taux de couverture de 100% et de générer un nouveau jeu de vecteurs de test qu il faudra convertir au format testeur. IV. Vérification du circuit sur testeur industriel Testeur du CRTC Le pôle CNFM de Montpellier dispose d un testeur industriel, le V93000 Pin Scale, de la société Verigy. Il a été installé en 2006 dans les locaux du Centre de Ressources en Test -CRTC- de Montpellier lors de la mise en place d un projet de recherche et d un partenariat pour les formations de test avec Verigy. Cet équipement permet de tester des circuits digitaux jusqu à 64 broches et fonctionnant à une fréquence maximum de 3.6Gsps, ainsi que des circuits analogiques et mixtes conçus pour des applications audio et vidéo. Le testeur est piloté par un logiciel, SmarTest, dont les outils permettent de vérifier la fonctionnalité d un circuit, ses caractéristiques électriques et temporelles, de rechercher la source d un problème grâce aux outils de diagnostic et de le caractériser. Les données sont transférées au testeur par fibre optique. La photo -figure 10- représente le testeur du CRTC du pôle CNFM de Montpellier. Carte de test Fig11 : Cartes mère et fille Fig12 :Flot de test implémenté Il est nécessaire de développer une carte de test spécifique pour chaque circuit testé. Cette carte d interface entre le testeur et le circuit va permettre de router les signaux électriques générés par le testeur jusqu au circuit sous test et de capturer les signaux sur les sorties afin de déterminer si la réponse du circuit est correcte. Pour limiter les coûts de fabrication et faciliter la vérification du programme de test, la carte de test réalisée par Strasbourg pour valider le circuit en laboratoire a été conçue de façon à pouvoir être facilement connectée avec la carte d interface du testeur. Ce choix a ainsi permis de s affranchir des contraintes liées au boîtier. Seule la vérification de la connectique entre la carte de validation et celle de test a été effectuée (7 connecteurs SMA pour envoyer/capturer des signaux analogiques de/avec le testeur, et une nappe digitale pour programmer les registres de contrôle et tester le bloc de contrôle par des stimuli générés par le testeur). La photo de la figure 11 montre la carte de validation connectée d une part à la carte fille digitale (nappe) et d autre part à la carte fille analogique (câbles SMA). P2

36 Développement du programme de test Afin que la distance ne pénalise pas le développement du programme de test, nous avons utilisé l outil VNC (Virtual Network Connection) [3] permettant le partage de bureaux distants, nous autorisant ainsi de visualiser le flot de test en simultané sur les 2 sites (Strasbourg et Montpellier) et de «prendre la main» sur le poste distant. Le programme de test a été créé depuis Strasbourg tandis que la vérification s est effectuée à Montpellier en présence des deux collaborateurs. Un signal électrique envoyé sur une broche du circuit par le testeur est la combinaison d une information logique stockée dans la mémoire vecteur associée à cette broche, d une information temporelle composée d une forme d onde associée à des fronts et d une information électrique de type tension d entrée ou de sortie en fonction de la nature de la broche. Définis pour chaque broche, ces signaux électriques sont la base des stimuli activant un circuit lors du test. Le développement d un programme de test suit donc une chronologie d étapes bien établies : l assignation des broches du circuit aux canaux du testeur (pins configuration), pour chaque broche la définition des niveaux logiques (levels), puis la définition des formes d onde et fronts associés (timing) et enfin, la création de vecteurs de test (vector). A partir de ces éléments de base, le flot de test décrit à la figure 12 a été généré. Le premier test vérifie la capacité du circuit à effectuer une compensation d offset automatiquement. Le test Scan, de type structurel, vérifie l implantation d une chaîne de scan dans le bloc de logique de contrôle. Une fois la partie digitale vérifiée, ce sont ensuite les tests de la fonctionnalité du bloc CNA, de la compensation d offset en mode manuel, du filtre anti-repliement et des amplificateurs ( 100 et 25) - figure 2- qui sont effectués. Validation Cette phase a été facilitée d une part par l utilisation de circuits initialement testés en laboratoire dont les caractéristiques électriques et spectrales étaient déjà connues. D autre part, l usage de la carte de validation a permis de s affranchir de tous les problèmes de contact entre le composant, le réceptacle, la carte de test et le testeur. La phase de validation s est effectuée au CRTC en présence des deux collaborateurs. Grâce à leurs compétences complémentaires, leur connaissance parfaite du circuit et leur maîtrise du testeur, seuls deux jours ont été nécessaires pour vérifier le fonctionnement du circuit sur le testeur. V. Travail restant et perspectives - Conclusion Il reste encore quelques tests à implémenter ou à finaliser. Il s agit notamment du test de scan dont la conversion du vecteur de test issu de l ATPG (Automatic Test Pattern Generator) TETRAMAX n est pas terminée. D autre part, concernant la chaîne instrumentale, la bascule à déclenchement en sortie du convertisseur sigma-delta n'étant pas fonctionnelle, il faudra attendre une nouvelle version du circuit intégré pour développer les tests de ce bloc. En conclusion, ce projet, qui a été supporté par le CNFM dans le cadre des aides à la mise en place de travaux pratiques innovants, est le succès d une collaboration à distance permettant au CRTC et Master MNE de Strasbourg de bénéficier d un nouveau support pédagogique pour l'enseignement du test de circuits mixtes analogique-numérique. Plus particulièrement, pour le CRTC, ce circuit représente la perspective de pouvoir mettre en place du test concurrent, c est-à-dire de tester en parallèle plusieurs blocs qui ne font pas appel aux mêmes ressources matérielles du testeur. Références MIGREST/PCM [1] A. Bozier, L. Hébrard, F. Braun, B. Pradarelli, L. Latorre, «Projet d'enseignement Master MNE Strasbourg CRCT, JPCNFM 2008, Saint-Malo, nov [2] J.-B. Kammerer, L. Hébrard, V. Frick, P. Poure, and F. Braun, Hall effect sensors integrated in standard technology and optimized with on-chip circuitry, EJPAP, vol. 36, 2006, pp [3] Xiaolin Lu, Construct Collaborative Distance Learning Environment with VNC Technology, Semantics, Knowledge and Grid, Nov. 2005, pp.: P2

37 Photodétecteur UV aveugle à la lumière du jour à base de nanofils de GaN PMIPS Andres de Luna Bugallo, Lorenzo RIGUTTI, Maria TCHERNYCHEVA, Gwenole JACOPIN, François H.JULIEN. Institut d Electronique Fondamentale-UMR8622, CNRS Université Paris Sud XI Orsay cedex S.T. CHOU,Y.T. LIN, P.H. TSENG, L.W. TU Department of Physics and Center for Nanoscience and Nanotechnology, National Sun Yat-Sen University,Kaohsiung 80424, Taiwan, Republic of China andres.de-luna-bugallo@u-psud.fr Résumé Ce travail expose la réalisation et les caractérisations d un photodétecteur UV à base de nanofils de GaN contenant une jonction p-n. Les ensembles de nanofils verticalement alignés sur leur substrat sont encapsulés dans un polymère transparent et contactés sous forme des mesas. Les photodétecteurs présentent une réponse dans l UV pour l énergie supérieure à 3.3 ev et sont insensibles à la lumière du jour. La réponse maximale de 0.17 A/W a été mesurée à la température ambiante pour les photons d'énergie E=3.47 ev. 1. Introduction Depuis plusieurs années, les nanofils de nitrures d éléments III (GaN, AlN et leurs alliages) font l objet de recherche scientifique intense pour leur grand champ d applications. Différents composants à base de nanofils uniques ou d ensemble de nanofils ont été démontrés comme des transistors à effet de champ, des diodes électro-luminescentes, des lasers pompés optiquement, des photodétecteurs, etc [1]. En ce qui concerne les nitrures, l énergie de leur bande interdite peut être accordée jusqu aux très courtes longueurs d onde UV (290nm) en utilisant les alliages AlGaN. Il est donc possible de fabriquer des photodétecteurs de l irradiation UV aveugles à la lumière du jour. Le désaccord de maille important entre les nitrures et les substrats couramment utilisés (saphir, Si, SiC) présente un défi majeur pour le développement des photodiodes à base de couches minces de nitrures. En effet, la relaxation des contraintes entraîne la formation de dislocations qui peuvent avoir une densité de l ordre de 10 9 cm -2, ce qui dégrade fortement l efficacité du dispositif. Les nanofils émergent ainsi comme une solution attractive au problème de dislocations, car grâce à leur faible section transverse ils peuvent relaxer les contraintes par la surface latérale libre et éliminer les dislocations. En plus, l épitaxie par jets moléculaires (EJM) permet l intégration des nanofils de GaN sur les substrats bon marchés comme le silicium, ce qui réduit le coût d élaboration. Il est possible de fabriquer des dispositifs à base de nanofils verticalement alignés sur leur substrat et tirer profit de leurs excellentes propriétés optoélectroniques. Ce types de structure sont des candidats pour une nouvelle génération de photodétecteurs à matrice de nanopixels. Dans cet article, nous présentons la réalisation et la caractérisation d une photodiode à base d ensemble de nanofils GaN comportant une jonction p-n verticalement alignés sur le substrat de silicium. Les caractérisations électriques de dispositifs montrent un comportement redresseur typique d une jonction p-n. Les spectres de photocourant et de photovoltage ont été mesurés dans l'intervalle spectral de l UV à l IR. Ils montrent que la réponse spectrale est sélective pour les photons d énergie E> 3.3 ev. L influence de la température sur le voltage du circuit ouvert V oc a été étudiée. 2. Processus technologique La figure 1 présente les principales étapes de fabrication du photo-détecteur. Les nanofils ont été encapsulés dans le polymère hydrogène Silsesquioxane (HSQ) qui est étalé sur une tournette à une vitesse de 2200 tours / min (Fig. 1a). Les forces capillaires agissent de façon telle que l'épaisseur de la couche déposée converge naturellement à la hauteur nominale des nanofils (Fig. 1b). Le but de l'utilisation du matériau de remplissage est d'assurer l'isolation entre les nanofils et de fournir un support mécanique pour un contact supérieur. Un recuit a été effectué pour modifier les propriétés du HSQ afin de le durcir et rendre transparent dans la gamme UV [2]. Pour obtenir un accès électrique au sommets des nanofils et réaliser le contact supérieur, l'excès de polymère recouvrant les bouts des nanofils a été éliminé par gravure ionique réactive (Fig. 1c). Des mésas carrées ont été définies par la lithographie optique. Les dimensions des mesas sont d'environ 300 µm de côté. Deux étapes de gravure sont ensuite réalisées sur la région en dehors des Mesas : la première pour éliminer le polymère restant, la seconde pour graver le substrat et supprimer les nanofils. Cette deuxième étape de gravure expose le substrat, ce qui est exploité pour la réalisation d'un contact inférieur commun pour les dispositifs. J2

38 PMIPS a) b) c) d) Figure 1. Étapes de fabrication. Un contact transparent consistant d une couche de 250 nm d Oxyde d'indium étain (ITO) a été déposé sur la partie supérieure des nanofils, suivi par un traitement thermique à 400 C pour réduire la résistance de l' ITO. Finalement un dépôt Ti/Au a été fait sur la couche de ITO et sur le substrat, laissant la partie centrale des mesas ouverte à la lumière incidente (Fig. 1d). La réalisation complète du dispositif est illustrée dans l insert de la figure 2 qui montre une image de microscopie électronique à balayage (MEB) d un photodétecteur. La Fig. 2 montre un zoom sur un coin de la mesa avec le contact au-dessus des nanofils, aussi bien que la gravure du substrat en dehors de la mesa qui permet d avoir le contact inférieur. température sous l illumination UV (λ=360nm) et dans l obscurité. Pour la puissance incidente sur les mesas (300µm x 300µm) de 1.6µW le dispositif produit un photovoltage de 250 mv. Pour les mêmes conditions d éclairage, le photocourant pour la polarisation de -1.5V et à température ambiante est de 270nA, ce qui correspond à la réponse de détecteur de 0.17A/W. Cette valeur est similaire à la réponse obtenue par Wang [3], pour un photodétecteur basé sur une hétérojonction entre les nanofils d InAs et un substrat Si. Dans les mêmes conditions, le facteur de photosensibilité, définie comme le rapport entre le photocourant et le courant d'obscurité I ph /I dark, est de 2.3 x 10 2 à la polarisation de -1.5V, indiquant une forte réponse à la lumière ultraviolette. Il faut aussi remarquer que les caractéristiques I-V sont insensibles à la lumière visible. Dans une configuration photovoltaïque, la tension du circuit ouvert V oc et le courant de court-circuit I sc sont les valeurs qui limitent la performance d un dispositif photovoltaïque. La valeur de V oc diminue en augmentant la température comme le montre l insert de la figure 3, ce qui est un comportement typique d'une jonction p-n.[4] Figure 3. I-Vʼs dans lʼobscurité et sous illumination, la flèche indique la descente en temperature 300K, 200K, 100K et 4K.Lʼinsert montre la dependance du Voc avec la témpérature. 3.2 Spectroscopie de photovoltage et photocourant Figure 2. Image MEB du photodétecteur. 3. Caractérisation 3.1 Caractérisation Electrique Afin d étudier les propriétés électriques des photodétecteurs, des mesures courant-tension (I-V) ont été effectuées en utilisant une source-meter Keithley K 2636 et une station sous pointes cryogénique. La figure 3 montre les caractéristiques I-V en fonction de la Pour déterminer la plage spectrale de fonctionnement du photodétecteur, le photovoltage et le photocourant ont été mesurés dans le domaine du visible à l ultraviolette. Une lampe Xénon et un monochromateur constituent la source monochromatique accordable, qui est focalisée sur l échantillon. Le faisceau lumineux est modulé en amplitude par un chopper mécanique à une fréquence de 200 Hz, et les signaux de photocourant ou de photovoltage sont collectés à l aide d une détection synchrone à température ambiante. J2

39 PMIPS Photovoltage (mv) T=300K Energy (ev) Figure 4. Spectre de photovoltage à température ambiante. Figure 5. Spectres du photocourant à température ambiante pour des différentes polarisations appliquées. Dans l'insert, le niveau de photocourant et de réponse pour une énergie E=3.47 ev en fonction de la polarisation appliquée. La fig 4 montre le spectre de photovoltage à circuit ouvert. Le signal de photovoltage démarre à partir de 3.3eV et atteint la valeur maximale à 3.46 ev, proche de l énergie de la bande interdite du GaN. La réponse maximale du détecteur en mode photovoltaïque a circuit ouvert est de 28 x 10 3 V/W. Le spectre montre que la réponse est sélective en longueur d onde, le détecteur ne réagit qu à la lumière dont l énergie est supérieure ou légèrement inférieure à la bande interdite du GaN. Ceci démontre que la réponse du détecteur est liée à l absorption de la lumière dans les nanofils et pas dans le substrat Si. Un léger décalage du signal en dessous du gap du GaN peut être lié à l existence d états de queue de bande, mais on ne peut pas exclure un rôle de l effet Franz-Keldysh lié au champ associé à la courbure des bandes aux surfaces latérales des nanofils [5]. Les spectres de photocourant ont été mesurés pour de différentes valeurs de tension appliquée (Fig. 5). Ils montrent la même forme spectrale que le spectre de photovoltage. Comme le présente l'insert de la figure 5, le signal de photocourant est négatif dans l'intervalle de polarisation V b < -250 mv, et positif lorsque V b > +250mV. La valeur de V b pour laquelle le signal de photocourant change de signe est donc très proche de la valeur du photovoltage à circuit ouvert V oc =245 mv trouvée en analysant les caractéristiques I-V (Fig. 3). Pour une jonction p-n dans le GaN la valeur de photovoltage à circuit ouvert V oc attendu est supérieure à la valeur trouvée de 245 mv. Cette différence peut être liée au faible niveau du dopage p, ce qui entraîne une diminution considérable de la valeur de la tension de diffusion de la jonction p-n. Ce paramètre va être amélioré dans les futures réalisations des photodétecteurs. 4. Conclusion Un photodétecteur à base d'un ensemble de nanofils GaN encapsulés dans une résine transparente a été démontré. Une méthode simple de fabrication consistant dans la planarisation de nanofils verticalement alignés a été développée. Les mesures électriques démontrent que le voltage de circuit ouvert diminue en augmentant la température. Le signal du photocourant montre une réponse spectrale dans l UV et le dispositif est aveugle aux longueurs d onde visibles. La performance du détecteur est limitée par l activation du dopage p dans les nanofils. Références [1] Z. Fan, J. C. Ho, Z. A. Jacobson, H. Razavi, and A. Javey Large-scale, heterogeneous integration of nanowire arrays for image sensor circuitry. PNAS 105, (2008) [2] Minjie Zhou, Haojun Zhu, Yang Jiao, Yangyan Rao, Lianmao Peng and Quan Li, Optical and Electrical Properties of Ga-Doped ZnO Nanowire Arrays on Conducting Substrates J. Phys. Chem. C, 2009, 113 (20), pp [3] Wei Wei, Xin-Yu Bao, Cesare Soci, Yong Ding, Zhong-Lin Wang and Deli Wang. Direct Heteroepitaxy of Vertical InAs Nanowires on Si Substrates for BroadBand Photovoltaics and Photodetection. Nano Lett., 2009, 9 (8), pp [4] AL Kuhaimi, S. A. Jpn. J. Electron Affinity Difference in CdS/Si Solar Cells. Appl. Phys. 1998, 37, [5] Anna Cavallini, Laura Polenta, Marco Rossi, Thomas Richter, Michel Marso, Ralph Meijers, Raffaella Calarco, and Hans Lüth Defect Distribution along Single GaN Nanowhiskers Nano Lett., 2006, 6 (7), pp J2

40 CCMO Mise en œuvre d une interface homme machine sur une plateforme de développement de systèmes embarqués Maël Chevanche 1, Marc Dano 1, Samuel Crand Université de Rennes 1, Etudiants en Master 2 Conception et Technologies des Systèmes IETR, Université de Rennes 1, bat. 11B, Rennes I. Introduction Ce travail a été mené dans le cadre d un TER (Travail d Etudes et de Recherche) en Master 1 Electronique et Télécommunications préparé à l Université de Rennes 1. Les applications implémentées sur cette plateforme seront enrichies d année en année par des étudiants de Master 1 et Master 2 Conception et Technologies des Systèmes. L objectif de ce projet est d appréhender une plateforme dédiée aux systèmes embarqués et d y porter une application. Outre le fait que le développement de diverses applications sur cette plateforme soit assuré par des étudiants, celle-ci sera aussi un support pour l enseignement. En effet, cette plateforme matérielle sera utilisée pour mettre en pratique les concepts et les méthodologies de conception de systèmes numériques embarqués et temps réel. Elle pourra aussi participer à la sensibilisation des étudiants de licence aux enjeux de la conception de systèmes embarqués principalement par le biais de son écran LCD tactile. II. La plateforme Figure 1 : La plateforme de développement de systèmes embarqués La plateforme utilisée dite Atelier Micro ARM-C Enseignement [1] est un ensemble permettant de développer des systèmes embarqués basé sur un microcontrôleur ARM avec une approche pédagogique. Cette plateforme comprend principalement : - une carte d évaluation basée sur un micro-contrôleur ARM7/TDMI (Samsung S3C44B0) et diverses interfaces avec clavier et afficheur LCD tactile - une chaine logicielle avec compilateur C, debugger haut niveau (Embest IDE) et environnement (IDE) - une sonde JTAG pilotable par USB et Ethernet - un noyau µc/os-ii P7

41 CCMO III. La Carte d évaluation La plateforme S3CEV40 est organisée autour d un processeur ARM7 auquel est associé un certain nombre de périphériques d entrées/sorties. Le Processeur ARM7 Figure 1 : Carte d évaluation S3CEV40 Le processeur ARM (Advanced RISC Machine) dispose d une architecture RISC ou Complex RISC de type Harvard comportant trois niveaux de pipeline : - Recherche instruction : fetch, - Décodage instruction : decode - Exécution : execute Le codage des instructions s effectue sur 32 bits ou 16 bits avec un jeu d'instructions de type Thumb permettant un gain de mémoire non négligeable. Le processeur ARM7 disponible sur cette carte est un S3C44B0X de chez SAMSUNG. Il fonctionne à une fréquence de 66 Mhz. Il comporte 37 registres de 32 bits (dont 16 visibles à un instant donné) et différents modes de fonctionnement: utilisateur, FIQ ou IRQ, abort ou undefined, superviseur ou système. L'interface mémoire est constituée d'un bus de transfert et de signaux de contrôles. - Bus de données bidirectionnel 32 bits - Bus d'adresses 28 bits (soit 256MB adressables) La représentation des données peut se faire sous trois formes - Word: mot de 32 bits, - Halfword : mot de 16 bits - Byte : mot de 8 bits Les données peuvent être enregistrées de deux manières différentes : - Big-endian : octet de poids fort en dernier - Little-endian : octet de poids faible en dernier Les Mémoires Cette carte d évaluation dispose de 4 mémoires : - 2 Mo de mémoire flash 16 bits - 8 Mo de SDRAM 16 bits octets de EEPROM avec bus IIC - 16 Mo de Nand Flash (solid-state hard disk) P7

42 CCMO L écran LCD L'écran LCD présent sur la plateforme, est monochrome. Il dispose d un rétro-éclairage et permet d'afficher 16 nuances de gris. Sa résolution est 320*240 pixels pour une taille d'image de 9,6 cm. Cet écran est commandé par le contrôleur LCD de l'arm7. La communication se fait par un bus parallèle sur 4 bits associé à des signaux de synchronisation. Une dalle tactile (TSP : Touch Screen Panel) de type résistive est associée à cet écran. Cette dalle tactile nécessite une calibration pour définir la zone utile et pour permettre la conversion des coordonnées de l écran LCD. L'ARM7 n'étant pas équipé d'un contrôleur pour le TSP, le circuit de commande est réalisé en externe. Dans le cadre de ce projet, le travail a principalement consisté à maîtriser l utilisation de l écran LCD associé à sa dalle tactile et a permis de développer une application modeste mais qui ouvre de nombreuses perspectives de développement. Le Clavier Le clavier est composé de 16 boutons organisés en matrice 4 x 4 et fonctionne en utilisant des interruptions lorsqu'une touche est activée. Les périphériques Cette carte d évaluation dispose aussi d un codec audio associé à une entrée microphone et une sortie audio, de deux ports série RS232, d un bus I2C et d un contrôleur Ethernet. La plateforme est, de plus, équipée de LED, d'un afficheur 8 segments, d'un contrôleur USB et d'un contrôleur LCD. Enfin, il y a aussi un bus IIS pour périphériques audio et une interface IDE ce qui permet d envisager l utilisation d une carte compact flash. IV. La sonde JTAG La sonde JTAG Embest UnetICE permet de programmer la mémoire flash. Elle est constituée : - d un port JTAG (20 broches) pour la connexion à la plateforme. - d'un port Ethernet ou USB pour la connexion à l'ordinateur. - d'un bouton reset et d'un bouton d'alimentation. - d'un connecteur d'alimentation externe. - de trois leds indiquant l'état de l'émulateur (alimenté, activité et erreur). V. La plateforme logicielle L outil Embest IDE [2] for ARM est une chaîne logicielle complète permettant de développer des solutions logicielles embarquées basées sur la technologie ARM. Ce logiciel permet de disposer d un environnement intégré (32-bit Windows-based C Integrated Development Environment). L ensemble du développement logiciel est assuré par un outil unique. Son utilisation est simple et son interface utilisateur en fait un outil accessible rapidement à des étudiants pour développer des applications autour de la technologie ARM. Cet outil permet de gérer et de développer des projets tout en assurant la mise au point et le portage sur un processeur dédié. P7

43 CCMO L environnement Embest IDE comprend : - Un éditeur syntaxique C/Assembleur - Un gestionnaire de projets - Un compilateur ARM - Un débogueur simulateur de code ARM - Un débogueur pilotant une sonde BDM/JTAG - Un outil de programmation de mémoire flash VI. L application développée L application développée consiste à utiliser principalement la dalle tactile pour mettre en évidence certaines fonctions développées et démontrer l intérêt d utiliser ce type de plateforme à des fins pédagogiques. L application vise à développer un écran virtuel de dimensions 4 fois supérieures à celles de l écran LCD disponible sur la plateforme. L interactivité avec l écran via la dalle tactile permet d une part d activer des boutons et de se déplacer de manière continue sur cet écran virtuel. La gestion des boutons a permis de valider le concept de clavier non mécanique utilisant le LCD et la dalle tactile. Une phase de calibration de la dalle tactile est nécessaire. La calibration est réalisée au moyen de quatre points utilisés comme références. Les valeurs, minimum et maximum en horizontal et vertical obtenues après conversion analogique numérique correspondantes au contour de l'écran, sont extrapolées à partir de ces 4 points de calibration. Le principe de calibration est classique : une croix est affichée afin que l'utilisateur touche le point en question à l aide du stylet. Ceci permet, à partir de 4 coordonnées, de définir les valeurs limites mesurées par l'adc pour déterminer les contours de l'écran : Xmin, Xmax, Ymin et Ymax. Ces données nécessaires, permettent de connaître précisément le positionnement, le sens et la vitesse de déplacement du stylet. Le clavier est constitué de boutons affichés sur le LCD. Chaque bouton est représenté différemment suivant son état d activation (appuyé ou non). Ils sont activés par l utilisation d un stylet. Un curseur sur la dalle tactile est implémenté et permet de suivre à chaque instant le déplacement du stylet. Figure 3 : Clavier utilisant le LCD et la dalle tactile P7

44 CCMO Le déplacement dans l écran virtuel, correspondant à 4 fois la surface du LCD est assuré par le stylet. L utilisation du stylet permet de définir le sens de déplacement horizontal ou vertical dans l écran virtuel. De plus, pour faciliter les manipulations, une fonctionnalité de calcul de la vitesse de déplacement du stylet a été développée permettant de fixer un seuil à partir duquel, le déplacement dans l écran est effectif. Cette information de vitesse est tout simplement obtenue en connaissant les coordonnées initiales et finales du stylet ainsi que le temps de déplacement. La figure 4 illustre cette fonctionnalité, la figure 4-a représente le déplacement de la droite vers la gauche dans l écran et la figure 4-b correspond à l affichage d un quart de l écran virtuel. Cette image est placée dans une autre zone de la mémoire. L image doit être au format BMP, redimensionnée et convertie en 16 niveaux de gris. a) b) Figure 4 : Illustration du déplacement possible dans un écran virtuel 4 fois plus grand que l écran réel VII. Conclusion Ce premier projet utilisant cette plateforme dédiée aux systèmes embarqués a permis le développement d une interface homme-machine élémentaire. L objectif principal était de prendre en main la plateforme logicielle et matérielle tout en mettant en évidence ses possibilités. Cette plateforme doit permettre la mise en place de nouveaux enseignements classiques sous forme de travaux pratiques mais permettra surtout de proposer des projets nécessitant des connaissances diverses et dédiées à des étudiants de licence 3 au master 2. Il existe de nombreuses perspectives d utilisation de cette plateforme. En effet elle permet aussi de développer des applications temps réel utilisant un noyau MicroC/OS-II. VIII. Références [1] [2] P7

45 PMIPS Microscopie à Force Atomique (AFM) en Master 2 Nanosciences Alexandre Dazzi, Université Paris-Sud, Laboratoire de Chimie Physique, PMIPS bâtiment 201-P2, Orsay Alexandre.dazzi@u-psud.fr Introduction La spécialité de Master Nanosciences est ouverte aux étudiants depuis la rentrée Elle est cohabilitée par plusieurs établissements d enseignement et de recherche d excellence qui ont décidé de se regrouper pour proposer une offre de formation unique dans le domaine : l université Paris Sud 11, l Institut d Optique Graduate School, l Ecole Normale Supérieure de Cachan, l Ecole Polytechnique, l Ecole Centrale Paris, Supelec et l Université de Versailles Saint-Quentin-en- Yvelines. Cette formation s adresse aux étudiants ayant validé l équivalent de 60 ECTS en physique, sciences des matériaux, sciences de l ingénieur et chimie en France ou à l étranger. Au sein de cette formation est proposé un enseignement de tronc commun articulé autour de la microscopie pour les nanosciences. Cet enseignement comporte des cours et des travaux pratiques, qui sont la composante forte du M2. Il existe deux parties distinctes en microscopie : la microscopie électronique (MEB, MET, etc.) et la microscopie de champ proche (STM, AFM). Tous les étudiants de la formation auront donc eu au minimum 6h de TP AFM. Nous avons également mis en place un module de microscopie avancée pour proposer aux étudiants d autres techniques de microscopie champ proche (AFM pour la biologie, SThM, MFM, voir plus loin). La mise en place des travaux pratiques a été possible grâce aux crédits accordés par l appel d offre Nanoinnov soutenu par le CNFM. Le laboratoire de Chimie Physique qui accueille les travaux pratiques d AFM a fourni le mobilier et les salles d expériences. Le but des travaux pratiques de microscopie à force atomique est de former les étudiants de Master aux techniques de microscopie pour les nanosciences. Le microscope à force atomique est l outil de microscopie champ proche le plus utilisé que ce soit dans les laboratoires pour des applications très spécifiques ou par les industriels pour l analyse des surfaces par exemple. Ce microscope est assez facile d utilisation et permet d étudier n importe quel type de surface. Les travaux pratiques sont donc articulés autour de deux phases, la première est de familiariser les étudiants avec les notions de force et topographie, la deuxième est d utiliser le mode tapping pour visualiser et mesurer des objets nanométriques. En ce qui concerne le module avancé, Il comporte une partie de cours sur les techniques thermiques de mesure en AFM et le mode de fonctionnement des mesures magnétiques. Puis les étudiants auront 3 séances de 4h sur chaque type d AFM (MFM, SThM, AFM pour la biologie). P27

46 PMIPS 1) Déroulement des travaux pratiques du tronc commun Les travaux pratiques se déroulent sur deux séances de 3h chacune. Chaque séance comporte l étude d un mode de fonctionnement de l AFM, la première concerne le mode de fonctionnement statique (mode contact) et la deuxième concerne le mode de fonctionnement dynamique (mode tapping). A) Description du mode statique 1) Prise en main de l AFM Les étudiants commencent leur apprentissage par l optimisation des réglages du microscope. Ils effectuent eux-mêmes l approche du levier vers la surface, puis découvrent les différents paramètres de contrôles du microscope en imagerie à force constante, comme les réglages des gains de la boucle d asservissement, le réglage de la correction de parallélisme pour ensuite obtenir une image la plus proche possible de la réalité. En effet, nous insistons sur un point extrêmement important en microscopie de champ proche, c est que l image obtenue dépend fortement de l utilisateur. Il est donc nécessaire de tester tous les paramètres pour vérifier que l image sur l écran n est pas un artéfact, en visualisant par exemple systématiquement les images aller et retour, ou en étudiant le signal d erreur. 2) Étude d un CD et DVD Une fois que les étudiants ont acquis ces notions, ils changent d échantillons et doivent étudier 2 types de surfaces. La première est une surface de CD, côté polycarbonate (plastique) et l autre est une surface de DVD, côté métal. Ces deux surfaces sont issues de support pressés, c est à dire que les données ont été fabriquées par un industriel (sous presse) et non pas avec un système de gravure optique (comme le DVD-R ou +R). Les étudiants doivent étudier les deux supports et chercher les différences. Les images 1 et 2 représentent respectivement des images d un CD et d un DVD. Image 1 : Surface d un CD Image 2 : Surface d un DVD P27

47 PMIPS Il apparaît nettement que la surface du DVD est plus dense en informations que celle du CD. En mesurant les dimensions des plots qui codent l information et les distances entre les pistes, les étudiants doivent calculer le rapport de compacité, c est à dire le gain surfacique entre un DVD et un CD et comparer ce résultat avec le gain correspondant à la taille mémoire (4,7 Go/0,7 Go). De plus en mesurant la hauteur des plots, ils doivent retrouver la longueur d onde de la diode laser utilisée pour la lecture. Nous invitons les étudiants à également chercher comment fonctionne une tête de lecture. 3) Étude des courbes de forces Pour comprendre le fonctionnement d un AFM, il est indispensable de comprendre une courbe de force. Cette courbe représente comment la force appliquée à la pointe va agir sur le levier du microscope. D une manière générale, le levier se comporte comme un ressort dont la constante de raideur est très faible, de 0,1 N/m à 0,03 N/m selon les constructeurs. De cette manière, lorsqu on applique une force sur la pointe, c est le levier qui se déforme et non pas la surface ou la pointe. Tout se passe comme une compétition entre la raideur de contact entre la pointe et la surface et la raideur du levier. Dans la mesure où les échantillons étudiés sont assez rigides, il n y a pas de dégradation de la surface et c est la déformation du levier que l on mesure. L image 3 représente une courbe de force typique obtenue dans l air. Image 3 : Courbe de force sur silicium (k=0,1 N/m) On peut remarquer la présence d un cycle d hystérésis assez important (quelques nn) qui démontre ici la présence d un film d eau sur la surface. Dans la mesure où on travaille dans l air, on constate qu il n est pas possible de travailler avec des forces attractives. Dès que la pointe s approche de la surface, un ménisque se forme et précipite la pointe dans la surface. Dans ces conditions, le seul mode de fonctionnement en statique est le mode contact. Les étudiants doivent à partir de ce graphe représenter la forme du levier aux différentes zones de la courbe et déduire la valeur de la force de capillarité. P27

48 PMIPS B) Description du mode tapping Le mode dynamique nécessite la compréhension de notions associées aux oscillateurs harmoniques et aux oscillateurs non linéaires. Les étudiants apprennent à passer en mode dynamique et à chercher le mode de résonance du levier. Ensuite ils définissent la fréquence de travail pour travailler en mode «tapping». 1) Étude de HOPG et d agrégats d argent. Dans cette partie les étudiants doivent réaliser des images de surface de graphite. Les étudiants doivent mesurer la hauteur des marches observées et à l aide d un simple calcul tenteront de retrouver le nombre de feuillets de graphite correspondant. Puis ils doivent sélectionner une zone où le dépôt d agrégats d argent a été réalisé. Une fois cette zone localisée, ils doivent imager les agrégats en essayant d adapter au mieux l amplitude des oscillations. Les mesures de la taille des agrégats sont ensuite comparées avec des images MEB du même échantillon. 2) Étude de billes de polystyrène Pour illustrer l intérêt du mode tapping, les étudiants analysent ensuite un échantillon de billes de polystyrène déposé sur une surface de verre. L idée de ce travail est d abord d imager les billes en mode tapping et d imager la même zone en mode contact. De cette manière, ils pourront constater que l image en mode contact ne donne rien et qu il est impossible de voir les billes. En repassant en mode tapping, ils confirmeront que la zone scannée en mode contact est complètement vidée des billes et que l utilisation du mode contact ne peut se faire que si les objets sur la surface sont solidement fixés. 2) Module microscopie avancée Un cours de 3h sur la mesure magnétique et la mesure thermique par la pointe AFM sera dispensé pour à la fois formaliser les notions physiques et pour faire le lien avec les travaux pratiques. On présentera également les différents modes de fonctionnement pouvant exister ainsi que leur limitation. A) Magnetic Force Microscope L AFM magnétique est un aspect intéressant du développement des AFM. La fonctionnalisation de la pointe est la clé des développements permanents de ce microscope. Pour réaliser ces mesures, on utilise donc des pointes spécifiques en Ni-Co pour leur propriété magnétique. Généralement le mode utilisé est le mode dynamique en double passage. L AFM fait déjà l acquisition d une image de la surface à étudier en mode tapping. Cette image est stockée en mémoire. Puis la pointe AFM décolle de la surface à une centaine de nanomètres et pendant le nouveau balayage reproduit les variations de hauteur mémorisées. Simultanément les variations d amplitude de l AFM sont enregistrées et imagées. Les images ainsi obtenues correspondent généralement aux variations de champ magnétique sous la P27

49 PMIPS pointe. Au final, il est possible d obtenir une cartographie des variations de champ magnétique à l échelle nanométrique. B) Scanning Thermal Microscope L AFM thermique est une vraie révolution au niveau des mesures thermiques. Il existe maintenant de nombreux appareils commerciaux permettant des mesures de température avec une résolution de 100 nm et une sensibilité de 0,1 K. Dans ce TP nous insisterons sur les mesures physiques possibles, la gamme de sensibilité permise et l imagerie de conductivité thermique. Dans un premier temps nous étudierons comment par l analyse d approche-retrait on peut distinguer un conducteur d un isolant. Ensuite nous tenterons d imager un nanotube enrobé dans de la résine par son contraste thermique. Nous envisageons également de caractériser un dispositif électronique par son rayonnement thermique dû à l effet Joule. Les exemples abordés dans ce TP seront choisis pour illustrer au mieux les performances d un tel outil. C) AFM pour la biologie L AFM en milieu liquide est un système qui est maintenant proposé par tous les constructeurs de microscope champ proche. L engouement de ces industriels pour la biologie a finalement permis de disposer de systèmes robustes et capables d imagerie en milieu liquide sur des objets aussi fragiles que des cellules ou des bactéries. Dans ce TP, nous proposerons aux étudiants d imager différentes souches de bactéries possédant des formes bien particulières et identifiables. Il s agit de Lactococcus lactis (bactéries des fromages en forme de sphère), de Rhodobacter (bactérie pourpre en forme de bâtonnet) et de Streptomyces (bactérie filamentaire utilisée pour la production d antibiotique). Les étudiants apprendront à faire leur dépôt sur lamelle de verre et à imager les bactéries dans leur milieu de culture sans les détruire, à la fois en mode contact et tapping. La grande difficulté de ce TP est de trouver les paramètres de balayage adéquats pour obtenir des images correctes. CONCLUSION Ces travaux pratiques permettent aux étudiants de se former à la microscopie AFM sur les deux modes de fonctionnement les plus couramment utilisés, le mode «contact» et le mode «tapping». Les différents échantillons permettent d aborder des notions de physique simples et des comportements assez courants en imagerie AFM. Le module avancé va leur permettre de découvrir les autres possibilités qu offre un AFM et ne pas se limiter qu à la mesure de topographie. Les mesures physiques possibles avec un tel instrument ne sont limitées que par l imagination des chercheurs et des industriels. La grande versatilité de l AFM fait de lui un outil unique pour les nanosciences et ce qui lui donne un place importante au sein de notre enseignement. P27

50 PLFM Comment aborder en pédagogie l aspect «système» d une chaîne télécom? Introduction : Guillaume Ducournau, Christophe Gaquière, Thierry Flamen guillaume.ducournau@polytech-lille.fr Plate-forme PolyCOM, Pôle EEI Ecole Polytechnique Universitaire de Lille, Polytech Lille Avec l avènement des communications sans-fil et des multiples techniques de modulation numériques, l ensemble d une chaîne de transmission télécom est devenu très complexe. De plus, avec l arrivée progressive et le déploiement des réseaux FTTH (Fiber To The Home, «la fibre à la maison»), l utilisation de l opto-électronique dans les communications locales va se développer. Nous proposons donc deux parties dans ce papier qui vont présenter des travaux pratiques réalisés à Polytech Lille au sein de la plate-forme PolyCOM, s adressant à des élèves ingénieurs. PolyCOM est une plate-forme d enseignement et de développement de projets autour de l aspect hardware de la transmission de signaux (Traitement de signal en BF, Communications numériques, hyperfréquences et Wireless, Photonique). Voici un aperçu des bancs de manips disponibles : Hyperfréquences Banc d'etude du VNA Banc Spectrum Banc CEM (Cellule GTEM, Antenne, Réseaux de découplages) Communications numériques Génération / Détection vectorielle (Agilent MXG / PSA Agilent / VSA 89600) ASK / PSK / QPSK / Et modulations Télécoms (Jussqu'à 3 GHz) Analyse de spectre jusqu'à 26,5 GHz Poly C M Fig. 1. Plate-forme PolyCOM Photonique Transmission sur fibres optiques Jusqu'à 10 Gbit/s (OC-192) Etudes des lasers Fabry-Pérot, DFB Battement optique, Amplifiication Erbium Analyse de diagramme de l'œil, BER Traitement de signal - BF Traitement de signal sur DSP Simulation, analyse FFT (Programme développé en interne) I. Chaîne de transmission Radio-fréquence : Dans une chaîne de transmission RF, on retrouve classiquement trois grands blocs : P15

51 PLFM - La partie bande de base, avant modulation, ou sont étudiés le traitement de signal, le numérique et les codages (canal, source), la correction d erreur, - Les «front-end» RF où l on va effectuer la transposition de fréquence, l amplification, l émission à proprement parler. Cette partie de la chaîne fait quant à elle intervenir l instrumentation RF (analyseurs de réseaux, analyseurs de spectres, ) - La partie propagation, c'est-à-dire le canal de transmission entre deux points : plus difficile à aborder en pédagogie, du fait de la taille des salles de manipulation! On utilisera si possible une émission/réception en étant en champ lointain pour les antennes, mais cela ne sera pas toujours possible. Nous proposons d étudier un petit «front-end» où l on réalise la transmission sans-fil d un signal vidéo : il s agit d un signal généré par un lecteur DVD. Nous utilisons la sortie vidéo du lecteur. Ce signal pilote un mélangeur 1 GHz. L oscillateur local est généré par un oscillateur (V.C.O. Voltage Controled Oscillator), et l antenne utilisée est un patch résonnant à 869,5 MHz. I.1. Synoptique de la manipulation : Lecteur DVD Signal vidéo MHz IF OL RF RF OL Entrée Vidéo TV VCO 1 VCO 2 Fig. 1. Chaîne de transmission RF étudiée (en petit à gauche : VCO, mixer émission) Le principe général de ce TP est que l étudiant va construire lui-même sa chaîne de transmission radio-fréquence pour effectuer la transmission d un signal vidéo. Il aura à sa disposition des composants hyper connectés en SMA : deux VCO identiques, deux mélangeurs, des amplis, deux antennes appariées montées sur deux petits mâts, des câbles SMA. Le premier test consiste à analyser le VCO utilisé, c'est-à-dire évaluer la plage de fréquence accessible par ce VCO à l aide d un analyseur de spectres électrique (Anristu 3 GHz). L étudiant trace alors la fréquence émise par le VCO en fonction de la tension d alimentation. Selon le paramètre S11 de l antenne patch, l étudiant doit choisir la bonne tension de commande pour son VCO. Il utilise alors le VNA pour aller mesurer son antenne et déduire la fréquence porteuse à utiliser. P15

52 PLFM Fig. 2. Mesure du S 11 de l antenne patch utilisée La sortie de ce VCO pompe le mélangeur 1 GHz, connectorisé avec des connecteurs SMA. Ensuite, un amplificateur est utilisé juste avant l antenne d émission. Côté détection, l antenne reçoit le signal et celui-ci est amplifié par des amplis montés en boîtier, en connexion SMA. I.2. Vue du banc complet : Lecteur DVD TV en réception Patch Tx Scope 100 MHz Patch Rx Etages RF (mixers, VCO, ) Fig. 3. Test en sinus I.3. Test avec 2 VCO : En premier lieu, on injecte en entrée IF du mélangeur utilisé à l émission un sinus produit par un GBF. On essaie de détecter le signal en utilisant pour les deux oscillateurs locaux (OL) deux vco P15

53 PLFM indépendants. L étudiant constate alors que ce n est pas possible car les VCO ne sont pas verrouillés sur une même référence de phase. Cela permet d aborder la notion de «récupération de porteuse», importante en transmission. A défaut d un circuit pour récupérer la porteuse à l heure actuelle, on prend ensuite le même VCO dont on divise en deux le signal. I.4. Test avec 1 VCO et transmission sinus : On réalise le test en sinus avec la chaîne complète. Au départ l étudiant ne met pas d amplificateur et ne détecte rien. Il lui est alors fourni un ampli RF qu il doit lui-même choisir de placer dans la chaîne, c'est-à-dire dans la partie RF. Il réalise alors un test de transfert de signal sinus, jusqu à 10 MHz pour valider la bande passante disponible sur sa chaîne de communication. I.5. Test en mode vidéo : Fig. 4. Test en sinus Enfin, l étudiant tente un essai en transmission vidéo. Il constate que selon le réglage du VCO, il perd ou non le signal. De plus les antennes patch sont polarisées et il est possible d éteindre le signal (perte totale de transmission) en tournant à 90 l antenne de réception, permettant d observer «avec les mains» l aspect polarisation. Un absorbant ou un obstacle est lui-aussi placé dans le champ de transmission permettant d atténuer le signal et donc de perdre le signal. II. Chaîne de transmission photonique : II.1. Présentation : Cette partie a été développée en collaboration avec FC-Equipements à Lannion (22). Il s agit dans cette partie des TP d utiliser des composants et procédés de base relatifs à la transmission sur fibre optique : - Etude des lasers (Fabry-Pérot, DFB) - Etude d un Ampli à fibre dopée Erbium - Etude d un modulateur Mach-Zehnder (MZM) P15

54 PLFM Dans ce TP, l étudiant sera amené à construire une chaîne de transmission à fibre optique. Il va d abord caractériser sa source laser (tracé de la courbe P(i)), afin de déterminer le courant de seuil de la diode. Ensuite, il utilisera un modulateur Mach-Zehnder pour imprimer son signal de données sur l optique. Il envoie cela dans une fibre de 57 km et enfin il détectera cela à l OSA et en parallèle sur un oscilloscope à échantillonnage (Tracé du diagramme de l œil). II.2. Banc d étude : ASO, DCA L ensemble du banc d étude est conditionné dans une baie 19 pour plus de facilité d utilisation. Il est principalement composé de : F.O. 57 km - Analyseur de spectres optiques - Drivers lasers + 4 lasers DFB télécoms. - Un modulateur optique d intensité. - Un chassis DCA agilent et une carte 10 Gbit/s - 57 km de fibre optique monomode, des coupleurs. - Synthé hyper 1 GHz II.3. Etude du Mach-Zehnder : Fig. 4. Banc système photonique On commence par utiliser le modulateur optique MZM. Pour cela, l étudiant commande avec une tension continue le modulateur pour mesurer l extinction de signal, trace la courbe Puissance transmise = f(tension appliquée). L aspect linéarité au niveau du MZM est important pour aborder l aspect «low signal», utilisé en radio sur fibre (RoF) et l aspect OOK en communications numériques. II.4. Fibre et transmission OOK : Après avoir étudié l aspect modulation de signal, on utilise un laser DFB pour mesurer l atténuation de la fibre optique sur le tronçon de 57 km. Enfin, un générateur de signaux est utilisé pour moduler le signal optique plus haut en fréquence et l on se sert de l oscilloscope avec carte optique pour mesurer le diagramme de l œil produit. L étudiant mesure sur l œil optique le facteur Q et en déduit le taux d erreur (BER). P15

55 PLFM Q = (µ 1 µ 0 ) /( σ 1 σ 0 ), où µ 1 µ 0 sont les niveaux des états binaire, et µ 1 µ 0 les étalements de bruit de ces niveaux. L étudiant est donc ici amené à utiliser l oscilloscope à échantillonnage, donc la synchronisation, l aspect réglages, mesures (niveaux, ouverture de l œil, extinction ratio, ) II.5. Amplification optique Erbium : Fig. 5. Mesure de diagramme de l oeil A la fin de la fibre de 57 km, un amplificateur optique est utilisé par redresser le niveau du signal. Cela perte d illustrer l aspect émission spontanée (gain de l Erbium) et l émission stimulée avec le signal optique incident. II.6. Opto-hyperfréquence (Radio over Fiber RoF) : Dans cette série de travaux pratiques, les étudiants réalisent aussi de l émission réception de signaux en QPSK, FSK, ASK. Ces signaux peuvent être, avant de transiter par l espace libre, relayés par la fibre optique monomode SMF 28. L idée sera alors de réaliser un TP d opto-hyperfréquence, ou l étudiant transmettra son signal hyperfréquence modulé numériquement en passant par une fibre optique monomode pour déporter le signal avant de le rayonner en espace libre. Conclusion : Nous présentons dans ce papier les moyens disponibles à polytech Lille présentant une approche «système» au niveau de la pédagogie et l étude des systèmes télécoms. Nous présenterons la réalisation d une chaine de transmission RF à base de composants localisés (mélangeurs, oscillateurs, antennes patch) réalisée dans le cadre de TP de niveau ingénieur. Nous présentons également un banc de TP photonique mis en place avec FC-Equipements Lannion concernant les transmissions photoniques sur fibre : étude du modulateur Mach-Zehnder, tracé d un œil, amplification EDFA, Enfin, nous illustrons le couplage entre l opto et les hyper fréquences à l aide d un TP de radio sur fibre (Radio over Fiber). Pour tout renseignement, utilisation de la plate-forme, projets pédagogiques, ou tout simplement partager vos expériences, n hésitez pas à contacter : G. Ducournau Plate forme PolyCOM, Département IC2M (Ingénierie et Com. des Syst. de Mesure) Polytech Lille. Avenue Paul Langevin, Villeneuve d Ascq Cédex. guillaume. ducournau@polytech-lille.fr P15

56 PACA RADAR DOPPLER HYPERFREQUENCES POUR DETECTION DE VITESSE Fabien Ferrero (1), Cyril Luxey (2), Gregory Sauder (1), Philippe Lorenzini (1), Gilles Jacquemod (1) (1) Ecole Polytechnique Universitaire l Université de Nice-Sophia Antipolis (2) IUT R&T de l Université de Nice-Sophia Antipolis Introduction Afin de compléter leur formation théorique, les étudiants de l option Télécommunication et Réseaux de Polytech Nice - Sophia Antipolis suivent plusieurs enseignements de Conception Assistée par Ordinateur durant leur année de spécialisation [1]. Un nouveau mini-projet va permettre aux futurs ingénieurs d étudier les éléments de base des communications radiofréquences en réalisant l étude d un système radar Doppler pour la détection de vitesse [2]. Cet article a pour objectif de décrire cette expérience pédagogique qui s étale sur cinq séances de trois heures. Les différents éléments du système et le travail demandé aux étudiants seront expliqués. Description du dispositif Le schéma bloc radar Doppler est présenté sur la Figure 1. Le système utilise une simple translation de la fréquence pour récupérer la fréquence Doppler. Deux antennes sont utilisées, une pour l émission et la seconde pour la réception, le signal reçu est alors mélangé avec le signal émis. Cette maquette va permettre aux étudiants de mieux appréhender les principaux blocs de base des télécommunications radiofréquences que sont les amplificateurs, les mélangeurs, les circuits hyperfréquences et les antennes. La dernière séance permettra aux étudiants de valider leur système complet par la mesure de la vitesse d un train électrique. Figure 1 : Schéma bloc du radar Doppler P18

57 PACA Déroulement des séances de conception Les étudiants sont en charge de la conception de l antenne et du diviseur de puissance, les règles de conception pour l amplificateur et le mélangeur leurs sont également expliquées. En début de séance, l enseignant effectue une présentation du travail à réaliser en insistant sur les points clés et les verrous. Les étudiants possèdent ainsi un cahier des charges à satisfaire pour le bon fonctionnement du système. L objectif pour les séances de conception est de parvenir à un masque finalisé pour une réalisation par lithophotographie. Malheureusement, compte tenu de difficultés d ordre pratique telles que l accès aux salles de conception, l étape de fabrication ne peut pas être effectuée par les étudiants. Des composants déjà réalisés leurs seront proposés pour les phases de caractérisation et de test. En ce qui concerne l organisation du projet, il se décompose en 5 ateliers (Labs) détaillés ci-après. Lab 1 : Initiation à Momentum La première séance consiste à présenter le fonctionnement du radar Doppler. Une rapide étude système est proposée aux étudiants et des spécifications pour chaque composant sont proposées. Cette introduction est suivie d une initiation au logiciel de simulation électromagnétique ADS/Momentum (2,5D) d Agilent. Les étudiants effectuent dans un premier temps la simulation d une ligne microruban sous le simulateur circuit. Cette ligne est ensuite exportée sous Momentum et simulée. Toutes les étapes nécessaires lors d une simulation électromagnétique sont détaillées : l insertion et la configuration des ports d alimentation, la définition d un substrat et des couches qui le composent et enfin le maillage de la structure. Les résultats de cette simulation n étant pas foncièrement différents de ceux obtenus avec l analyse circuit (formules analytiques), on propose dans l exemple qui suit de rajouter une antenne patch non alimentée à proximité de cette ligne pour montrer l utilité d une telle simulation. De ce fait, le couplage électromagnétique entre les deux éléments est observable lorsque l on trace les courants surfaciques. Cette initiation se termine par la mise en réseau de plusieurs antennes patch, pour former successivement un réseau linéaire, puis un réseau plan de 6x6 éléments. Les étudiants sont notamment invités à faire varier la phase du signal qui alimente chaque antenne en vue d obtenir un faisceau rayonné qui s écarte de la direction normale à la structure (dépointage électronique). Lab 2 : Conception de l antenne patch et d un réseau de patchs La deuxième séance consiste à concevoir la partie antennaire du radar. Pour cela, une initiation théorique qui résume les mécanismes de fonctionnement des antennes patch de forme rectangulaire est effectuée. Les principes généraux des techniques d alimentations et de modélisation sont ainsi présentés. Une procédure simple de conception basée sur les équations analytiques des patchs est proposée. Il est possible aux étudiants de pré-dimensionner une antenne à 2,9 GHz sur un substrat spécifié ( r=3.2, h=2.3mm). L étape suivante consiste à simuler sous Momentum ce patch et à réajuster ses dimensions. Une fois que le patch correspond aux spécifications, cette antenne est mise dans un réseau de 4 éléments. Une attention tout particulière est donnée à la conception du réseau de distribution de puissance pour minimiser le coefficient de réfection du système. Les étudiants ont pour objectif de maximiser le gain dans la direction normale à l antenne. Nous disposons à ce jour de plusieurs antennes satisfaisant au cahier des charges en termes de coefficient de réflexion (-10 db minimum à 2,8 et 3 GHz) et qui présentent des gains de 14 dbi dans l axe (mesurée dans une chambre anéchoïde). La Figure 2 présente un réseau de quatre patchs avec les performances simulées (bleu) en termes de diagramme de rayonnement. L antenne réseau présente un gain suffisant pour notre application et permettra d obtenir une sélectivité angulaire acceptable. P18

58 PACA Figure 2 : Antenne réseau à quatre patchs et simulation du diagramme de rayonnement Lab 3 : Conception d un diviseur equi-réparti en technologie microruban La troisième séance concerne le diviseur microruban qui doit assurer une division équi-amplitude du signal émis à la fréquence de 2.9 GHz avant d attaquer l amplificateur d émission et la voie LO du mélangeur (Figure 1). Différentes solutions sont proposées pour réaliser cette opération, les avantages et inconvénients de chaque solution sont étudiés. La solution finale choisie est le diviseur de type Wilkinson. L intérêt de ce diviseur est mis en évidence aux étudiants en leur proposant de désadapter la charge en sortie de l un des deux ports de sortie. La conception est dans un premier temps effectuée sous ADS, puis le masque du diviseur est crée, et les étudiants peuvent vérifier leurs résultats sous le logiciel Momentum, puis une co-simulation ADS et Momentum est proposée pour tenir compte de la résistance 100 (Figure 3). Figure 3 : Diviseur de Wilkinson sous ADS et Momentum Lab 4 : Caractérisation des amplificateurs et des mélangeurs La quatrième séance s intéresse à la conception et à la caractérisation des amplificateurs et des mélangeurs. Un amplificateur Mini-circuits ERA-3SM+ est utilisé. Les techniques de polarisation par stub radial et ligne λ/4 sont expliquées aux étudiants. Pour le mélangeur, un composant de Minicircuits Sky-7G+ a été choisie. Pour ces composants, les datasheets sont distribués aux étudiants qui P18

59 PACA vérifient en mesure les données à leur disposition (Gain, Point de compression à 1 db, IP3, Gain de conversion du mélangeur). Un analyseur de réseau, un synthétiseur et un analyseur de spectre sont mis à leurs dispositions. Les étudiants ont aussi la possibilité de verifier le comportement de l antenne et du diviseur de Wilkinson. Quelques résultats de mesure sont présentés sur la Figure 4. Figure 4 : Point de compression à 1 db et gain de conversion du mélangeur Lab 5 : Mise en fonctionnement du radar et vérifications expérimentales La dernière séance est consacrée à la mise en place du système Doppler et à l expérimentation de la maquette. Les différents modules sont assemblés pour former le radar (Figure 5). Deux solutions sont alors proposées aux étudiants pour extraire la vitesse de l objet en déplacement dans l axe du radar. Premièrement, l utilisation d un oscilloscope classique où l on vient manuellement capturer le signal sinusoïdal comme présenté sur la Figure 5. Figure 5 : Oscillations en sortie du mélangeur à l oscilloscope et assemblage modulaire Les étudiants peuvent alors extraire la vitesse et calculant la fréquence de la sinusoïde et en appliquant la formule (1) avec =0 puisqu on se place en face de l objet en mouvement (Figure 6) : V=cos ( ).Fd.λ/2 (1) Fd est la fréquence Doppler et la longueur d onde dans le vide. Ils peuvent alors évaluer les limites d utilisation du radar en termes de plage de vitesse mesurée, de distance de fonctionnement P18

60 PACA et de taille d objet en mouvement. Des objets de natures différentes (conducteurs, isolants) sont placés devant le radar et la notion de surface équivalente radar est définie aux étudiants. Figure 6 : Définition de l angle entre l objet en mouvement et l axe du radar Une deuxième solution utilisant le logiciel Labview et un oscilloscope piloté en LAN est aussi proposée aux étudiants. Une maquette avec un train électrique est alors installée (Figure 7), pour améliorer la réflexion des ondes électromagnétiques sur le train, une plaque métallique est posée sur celui-ci. Les étudiants peuvent alors vérifier la formule (1) en faisant plusieurs acquisitions avec différents angles d inclinaison de l objet en mouvement comme défini sur la Figure 6. Conclusion Figure 7 : Acquisition sous Labview et mesure de la vitesse d un train électrique Cette manipulation permettra ainsi, pour les futurs ingénieurs, de mieux comprendre les principes théoriques qui leur ont été présentés durant leur formation. Il en ressort que les étudiants éprouvent un réel engouement pour ce mini-projet particulièrement didactique car permettant de pouvoir observer en temps réel l effet physique Doppler et de mettre en pratique de nombreux concepts qu ils ont dû tout d abord apprendre et ensuite maîtriser tout au long de leur cycle d études d ingénieur. Références [1] C. Luxey, P. Le Thuc, R. Staraj, P. Lorenzini, G. Jacquemod, : «Communication sans fil a modulation fsk entre deux pc» JPCNFM [2] Michael A. Jensen, David V. Arnold, and Donald E. Crockett : «System-Level Microwave Design: Radar-Based Laboratory Projects»; IEEE Transactions on Education, vol. 43, issue 4, pp P18

61 CCMO Jean-Marie Floc h, Hervé Lhermite La Culture Scientifique Une de nos missions de chercheurs IETR, URM CNRS avenue Buttes des Coësmes Rennes, France I) Introduction : Participer aux efforts de développement de la culture scientifique et technique fait partie de nos missions. Ces missions se traduisent vers une ouverture de nos structures vers un large public. Il faut donc que l ensemble du personnel de nos laboratoires y participe et s investisse dans ces actions : le témoignage du métier de chercheur est l un de ces volets. Les buts de ces actions sont multiples, mais l enjeux majeur est d attirer les jeunes vers des carrières scientifiques en essayant de mettre l accent sur une plus grande participation féminine. Il est aussi de notre devoir d éclairer un large public sur la science, la démarche scientifique, ses besoins, ses questionnements, ses implications dans notre société. C est un besoin fort d avoir des citoyens avisés dans notre société qui est de plus en plus technologique. Les progrès de la science suscitent des peurs et des craintes et nous devons lutter contre l obscurantisme qui utilise ces peurs pour remettre en cause des théories bien établies (par exemple les créationnistes avec la théorie de l évolution). L IETR et le CCMO participent à ces actions à travers différentes opérations : Des opérations nationales et régionales comme : - La fête de la Science - L opération Grandes Ecoles Collèges - Le Congrès des jeunes chercheurs - Le festival des Sciences - La nuit des Chercheurs Des opérations ponctuelles sur demandes comme : - Des visites de nos plateaux techniques - Des conférences - Des cafés scientifiques - Des interventions dans des collèges et lycées - Des interventions auprès d associations - Des interventions auprès de maries ou communautés territoriales Des exemples visuels montrent certaines de ces opérations. P33

62 CCMO La Fête de la Science : nous y intervenons depuis 1995 La mesure de la vitesse du son à partir de microphone et haut-parleur en Le GPS en P33

63 CCMO Les antennes dans la vie quotidienne en 2008 Visite de la chambre centimétrique avec des collégiens en 2005 P33

64 CCMO Le congrès des jeunes chercheurs : (6 éditions depuis 1999) C est une manifestation qui rassemble pendant une journée des élèves de CM1 CM2 de la région rennaise (environ 250 élèves). Ils discutent et débattent sur un sujet scientifique le matin et l après midi, ils font des visites de laboratoire du campus. visite des salles blanches en 2001 la visite en 2004 P33

65 CCMO Visite des salles blanche par des professeur de physique-chimie dans le cadre du congrès UDPPC(Union Des Professeurs de Physique Chimie) en Intervention dans un collège de vitré sur le téléphone portable et les ondes éléctromagnétique en P33

66 MIGREST Exploitation des Ressources du CNFM pour l'apprentissage de l'électronique Numérique en DUT GEII V. Frick, Maître de conférences, Université de Strasbourg CNFM Pôle MIGREST Résumé Cet article présente un ensemble d'activités s'inscrivant dans le cadre des modules d'apprentissage de l'électronique numérique et de l'informatique industrielle proposés dans la formation au DUT en Génie Électrique et Informatique Industrielle à l'iut de Haguenau (Université de Strasbourg). Ces activités reposent sur l'utilisation de ressources FPGA, qui offrent de nombreuses possibilités en terme de fonctionnalités matérielles et logicielles pouvant être associées aux concepts de bases abordés dans les niveaux L1 et L2. Elles permettent de ce fait d'appréhender les problématiques de conception de systèmes numériques de manière plus complète. Mots clés CAO, langage VHDL, programmation C, synthèse de processeur, prototypage, FPGA. L I.INTRODUCTION 'ÉVOLUTION des systèmes électroniques est telle que les développeurs doivent être capable d'avoir une vision plus complète d'un système complexe, hiérarchisé et dont l'association matériel-logiciel est de plus en plus forte. Dans le cadre de leur formation au DUT en Génie Électrique et Informatique Industrielle (GEII), les étudiants de l'iut de Haguenau, composante de l'université de Strasbourg, ont l'occasion d'exploiter des outils de conception avancés dont les licences sont fournies par le pôle de MIcro et nanoélectronique du Grand-EST (MIGREST) du CNFM. L'utilisation de ces outils constitue une excellente opportunité d'effectuer leurs premiers pas vers l'ingénierie des systèmes complexes, sachant qu'à l'heure actuelle 80% des étudiants titulaires d'un DUT poursuivent leurs études, dont 50% en école d'ingénieur. Construit autour de la progression des étudiants dans leur cursus en GEII, cet article s'articule sur 3 parties. La première expose les activités liées à l'apprentissage des fondamentaux en électronique numérique, exploitant un environnement logiciel de conception de systèmes numériques associé à des ressources matérielles de type FPGA. La seconde partie présente les activités abordées dans le module d'enseignement traitant de la mise en œuvre de circuits FPGA par le biais de la conception en Manuscrit proposé aux Journées Pédagogiques de la Coordination Nationale pour la Formation en Micro et nanoélectronique le langage VHDL. La dernière partie est consacrée à Processeurs. A.Contexte II.TP ÉLECTRONIQUE NUMÉRIQUE EN 1 ÈRE ANNÉE Le programme pédagogique national de la formation GEII (PPN GEII) prévoit un module d'apprentissage des bases de l'électronique numérique destiné aux étudiants de 1 ère année GEII. Étant donnée la diversité de leurs baccalauréats d'origine, ce module, survenant en tout début d'année, a pour but d'harmoniser leur compétences et aborde donc les fondamentaux des systèmes numériques tels que la logique booléenne, les portes logiques de base, les notions de logique combinatoire et séquentielle ainsi que celles de systèmes asynchrones et synchrones. Ce module comprend un ensemble de 6 séances de travaux pratiques d'une durée de 4 h chacune. La plupart de ces séances consistent à concevoir et simuler des systèmes à l'aide des outils Altera. Il est important de remarquer que le degré de virtualisation et d'abstraction des outils de CAO actuels est tel que les aspects électriques peuvent aisément échapper aux néophytes. Aussi, afin qu'ils prennent conscience des paramètres physiques et électriques des circuits numériques qu'ils seront amenés à manipuler, les étudiants sont-ils préalablement invités à faire quelques montages à partir de composants discrets de technologie TTL lors de la première séance pratique. Ils appréhendent par ce biais les notions de tension d'alimentation, d'impédance d'entrée et de sortie, de fan out, etc., qui sont autant de caractéristiques qui n'apparaissent a priori pas explicitement dans les outils de développement de systèmes numériques tels que Quartus II. Ils prennent également conscience de la problématique, voire la pénibilité, du routage manuel en réalisant des câblages à base de bascules JK et D pour réaliser des registres et des compteurs synchrones ou asynchrones. À partir de la seconde séance, la pratique se déroule exclusivement sur station de travail. Pour les étudiants, il s'agit dans en premier temps de prendre en main les outils de CAO Altera. Cette seconde séance est donc consacrée à l'initiation à Quartus II par l'élaboration de projets de conception simples consistant à saisir des schémas en P12

67 MIGREST mode graphique, à simuler et à implanter sur cible FPGA quelques fonctions logiques combinatoires et séquentielles de bases. Un document didacticiel de référence a été élaboré. Il est à tout moment à leur disposition sur l'intranet de l'iut pour les guider en cas de problème lorsqu'ils travaillent en autonomie. Dans un second temps, il leur est progressivement demandé d'exploiter les potentialités des outils pour analyser les caractéristiques et performances des systèmes étudiés (temps de propagation, stabilité, etc.). Outre l'étude de systèmes à complexité croissante, le but de ces séances est d'inciter les étudiants à développer leur esprit critique. Dans le cadre de ce module, l'implantation sur cible FPGA de type Cyclone est essentiellement destinée à effectuer les vérifications fonctionnelles des circuits étudiés. Les étudiants n'utilisent que les ressources disponibles sur la carte de test (horloge, afficheurs, interrupteurs et boutons poussoirs). À ce stade de leur formation, il ne leur est pas encore demandé d'associer cette carte avec d'autres dispositifs (transmission de données sur PC, interfaçage avec carte de commande, etc.) B.Exemple de sujet de TP ENSL1 1 ère année Le système décrit ici est un exemple de sujet proposé aux étudiants en fin de module. Il permet de d'aborder les notions telles que la conception d'un design hiérarchique associant des blocs combinatoires et séquentiels, l'étude des temps de propagation, le synchronisme et le temps réel. Le temps imparti à sa réalisation est de 4 h. Chaque étudiant travaille individuellement. Il s agit de réaliser un compteur de vitesse numérique pour scooter. L affichage de la vitesse doit être compris entre 15 et 97 km/h par palier sur les unités : Par exemple : 21 km/h, puis 23 km/h, puis 25 km/h, puis 27 km/h et 31 km/h, etc. L affichage est effectué au moyen des afficheurs 7 segments de la carte FPGA et est réactualisé toutes les 500ms. En outre, si la vitesse est inférieur à 15 km/h ou excède 97 km/h, les symboles «--» sont affichés. Le schéma bloc du système est présenté dans la figure 1. Il y apparaît 1 bloc permettant d'émuler un capteur qui envoie des impulsions à une fréquence proportionnelle à la vitesse : Pour 15 km/h, le capteur envoie 150 impulsions en 500 ms Pour 21 km/h, le capteur envoie 210 impulsions en 500 ms etc. Afin de contenir la séance de TP dans son temps imparti, ce bloc ainsi que le diviseur de fréquence paramétrable sont fournis aux étudiants depuis une bibliothèque accessible en ligne. Fig. 1. Schéma bloc du système compteur de vitesse. Fig. 2 : Exemple de simulation fonctionnelle d'un sous-ensemble du compteur de vitesse numérique. Après compilation, simulation (cf. figure 2), analyse fonctionnelle et temporelle du système, celui-ci est implanté sur la carte de développement FPGA Cyclone Board NIOS II. L'horloge principale MAIN_CLK est fournie par le quartz à 10 MHz de la carte et la vitesse est simulée au moyen de deux boutons poussoirs qui permettent d'accélérer ou de décélérer par pas de 1 km/h à chaque impulsion. C.Exploitation du testeur CNFM de Montpellier Les outils de CAO tels que Quartus II sont essentiellement orientés vers la conception de systèmes numériques. Comme cela a été évoqué plus haut, certaines notions telles que les niveaux électriques, les effets de collage, les courants de sortie, la robustesse, etc. sont néanmoins autant de critères, souvent déterminant dans le choix d'une technologie, auxquels les étudiants risque de ne plus être suffisamment sensibilisés. Aussi, depuis la rentrée 2010, l'iut de Haguenau propose une séance de TP en ligne exploitant le testeur du CNFM de Montpellier. Ce TP d'une durée de 4 heures a été écrit par Mme Pradarelli [1], ingénieure de recherche chargée du test et de la formation au test pour le pôle CNFM de Montpellier. Il consiste, pour les étudiants en IUT travaillant en binômes, à mettre en œuvre un banc de caractérisation d'un registre universel 8 bits de type 74ACT299 sur une plateforme HP93000 à partir du programme Verigy SmartTest. Outre la nouveauté liée au TP sur testeur, il s'agit également d'une opération expérimentale de TP en ligne de supervision en temps réel au moyen d'une connexion de type Virtual Network Computing (VNC). P12

68 MIGREST III.MODULE COMPLÉMENTAIRE D'ÉLECTRONIQUE NUMÉRIQUE EN 2 ÈRE ANNÉE x n T f e x128 a 0 -a 0 a 1 -a 1 T a 2 -a 2 T x n-n a N -a N A.Contexte Un module complémentaire intitulé «Mise en œuvre de FPGA» est proposé en deuxième année de DUT GEII. Déjà familiarisés avec les cartes de développement FPGA lors de leur 1 ère année, les étudiants ont ici l'occasion de découvrir un langage de description matériel, en l'occurrence le VHDL. Il permet ainsi d'exploiter plus pleinement les cartes FPGA et donc d'aborder des sujets plus complexes et plus complets en terme de transversalité, ce qui n'est pas aisé lorsqu'un projet est développé en mode graphique en raison de la lourdeur de manipulation des designs. Les séances de cours sont réduites au nombre de 3 (soit 6 h) pour laisser une plus grande part à la pratique du langage VHDL. Elles sont essentiellement consacrées à la présentation de la technologie des circuits FPGA et aux généralités sur les concepts et la structuration du VHDL. Lors des 6 séances pratiques d'une durée de 4 h chacune les étudiants travaillent individuellement sur PC. La complexité des sujets est croissante au fil des séances. La première séance est dédiée à la prise en main du langage à travers la description des fonctions logiques de base (ET, OU, XOR, additionneur binaire, D latch, D flip-flop, etc.). L'objectif en fin de module est la maîtrise des instructions permettant de décrire des modèles de systèmes simples mais paramétrables et hiérarchisés mettant en œuvre des notions transversales tel que le traitement du signal (filtrage numérique). B.Exemple de sujet de TP MCENSL1 2 ème année Un des sujets proposés porte sur la réalisation d'un filtre de décimation pour modulateur Sigma-Delta. Notons qu'en raison de la transversalité du sujet le module de 2 ème année intitulé «filtrage numérique» est pré-requis. La topologie de ce filtre à Réponse Impulsionnelle Finie (FIR) est présentée dans la figure 3. Les échantillons provenant du modulateur sont émis sur 1 bit à une cadence de 1 MHz et la décimation doit permettre de réduire à environ 3,9 khz la cadence des échantillons de sortie codés sur 10 bits. Le facteur de suréchantillonnage du modulateur est donc de 256. Le principe de filtrage consiste à remplir une RAM FIFO avec n échantillons issus du modulateur. Lorsque les n échantillons sont stockés, le calcul du FIR est déclenché. Une ROM contient les n (par exemple 128) coefficients caractérisant le filtre. Chaque coefficient est additionnés ou soustrait dans un accumulateur en fonction de l'état du bit correspondant dans la FIFO. L'étude de la réponse spectrale du filtre et le calcul des coefficients est réalisée préalablement à l'aide de l'outil FDATool de Matlab. Ils sont exportés dans un fichier texte sous forme d'entiers codés sur 16 bits puis importés dans le code VHDL. Fig. 3. Topologie du filtre FIR. + Les éléments de complexité liés à la conception et à la synthèse de ce système sont minimes. Il s'agit de : générer une ROM de 2 kbits (128 coefficients de 16 bits) créer une machine d'état capable de gérer le calcul du FIR par accumulation des coefficients sans perte d'échantillon du modulateur. L'architecture générale du système est présentée dans la figure 4. Elle illustre la simplicité de concept de filtrage. La difficulté ne résidant ici que dans le séquençage et la gestion des pointeurs de la RAM et de la ROM. Fig. 4. Architecture générale du FIR. Lorsque le pointeur de coefficients atteint la fin du filtre, la somme contenue dans l accumulateur contient le prochain échantillon de sortie du filtre. L échantillon est sorti et l accumulateur est remise à 0. Note: x k vaut 1 ou -1. Le multiplieur se limite donc à un choix entrele coefficient ou son opposé. Pour les simulations, les étudiants utilisent le logiciel ModelSim dont les fonctionnalités sont plus avancées que celles du simulateur natif de Quartus II. Le vecteur de test contient un enregistrement de 100 kpoints d'un train de bits issus d'un modulateur Sigma-Delta réel. Ce train de bits est fourni aux étudiants sous forme d'un fichier texte disponible dans une bibliothèque en ligne. Il est également enregistré dans une ROM codée en VHDL, aussi fournie aux étudiants et permettant l'implantation sur la carte de développement FPGA. Pour le test du filtre, cette ROM est lue de manière cyclique par le système afin d'émuler un modulateur en régime permanent. La lecture des échantillons de sortie du filtre est réalisée au moyen d'un convertisseur numérique/analogique de type DAC0808 associé à un convertisseur courant/tension selon le schéma de la figure 5. Cette tension est visualisée sur oscilloscope. y n f e P12

69 MIGREST Fig. 5 : Convertisseur N/A en sortie du FIR. A.Contexte IV.PROJETS TRANSVERSAUX Outre les modules d'enseignement comportant des séances pratiques encadrée, les étudiants de DUT sont également amenés à réaliser des projets en autonomie partielle. Les sujets traités à cette occasion peuvent leur permettre d'adopter une approche «système», dans laquelle ils abordent les notions de co-design matériellogiciel. Pour mener à bien leur projet ils disposent d'une dizaine de créneaux «libres» de 4 h dans leur emploi du temps. Ils travaillent en binômes et disposent de l'ensemble des ressources nécessaires à la réalisation du projet (PC portables équipés des suites logicielles Altera et Matlab cartes de développement FPGA, composants discrets, etc.) B.Exemple de sujet de projet : système d'acquisition de données d'une caméra numérique Dans ce sujet, librement inspiré des travaux exposés dans [2], il est demandé aux étudiants de réaliser une interface entre une caméra numérique et un processeur embraqué de type «softcore» NIOS II développé à partir d'un outil de synthèse spécifique, SOPC Builder, d'altera. Ce processeur est chargé d'assurer le transfert des données acquises par la caméra vers un PC au moyen d'un liaison RS 232. L'outil SOPC Builder permet également de générer et de synthétiser les périphériques du NIOS II tels que le bus Avalon faisant l'interface avec la caméra et les ports de communication JTAG et UART. La figure 6 montre le schéma synoptique du système. Après compilation, le système est simulé grâce au logiciel ModelSim. La figure 8 présente une simulation du système en configuration d'acquisition de données. La figure 7 montre la structure de l'interface décrite en langage VHDL et permettant de connecter la caméra sur le bus Avalon. Fig. 6. Synoptique du système d'acquisition de données issues d'une caméra numérique. Fig. 7. Structure de l'interface «camera bus Avalon» Fig. 8 : Extrait de la simulation d'une séquence d'acquisition. Une fois le NIOS II synthétisé et implanté sur la carte de développement FPGA, sa communication avec la caméra est gérée par le protocole propre au bus Avalon dont la conception du driver par l'outil de développement NIOS IDE C++ est fortement assistée. Ce logiciel permet de développer en langage C et de piloter le NIOS II à partir des fonctions disponibles dans des bibliothèques spécifiques. La caméra est connecté sur les broches disponibles de la carte de test au moyen d'un nappe adhoc. Il est ainsi possible de stocker les données issues de la caméra dans la RAM du NIOS II. Ces données sont ensuite transmises au port UART du NIOSII et récupérées sur un PC via le port série RS232 disponible sur la carte de développement et dont la gestion est assurée par un programme d'émulation de terminal PC. Les données peuvent ensuite être traitées avec un logiciel de traitement du signal ad-hoc tel que Matlab. V.CONCLUSION Le potentiel des ressources FPGA est tel qu'il facilite l'apprentissage de l'électronique numérique et permet une P12

70 MIGREST forte progression des étudiants qui, débutants dans le domaine de l'électronique pour la plupart lorsqu'ils intègrent la 1 ère année de formation au DUT GEII, parviennent assez rapidement à appréhender des systèmes relativement complexes. Les outils de CAO étant souvent fastidieux à mettre en œuvre, il est donc évident qu'une assistance soutenue et la mise à disposition de blocs complexes préalablement développés peut se révéler indispensable au succès de cette technique pédagogique. L'expérience montre que les sujets transversaux associant aspects matériels et logiciels sur un même système suscitent le plus grand intérêt et ouvre la voie à des perspectives nouvelles. RÉFÉRENCES [1] Béatrice Pradarelli, Production Testing Labs, CNFM Montpellier, LIRMM. [2] Fahmi Ghozzi, Optimisation d une Bibliotheque de Modules Matériels de Traitement d Images. Conception et Test VHDL, Implementation sous forme FPGA P12

71 CIME Conception conjointe logiciel-matériel et microprocesseur embarqué, validation sur plateforme FPGA Vincent Fristot, Sylvain Huet, Gipsa-lab, 961 rue de la Houille Blanche BP 46, Saint Martin d'hères Laurent Fesquet, Laboratoire TIMA, 46 avenue Félix Viallet, Grenoble cedex Robin Rolland, CIME-Nanotech, 3 parvis Louis Néel, BP 257, Grenoble cedex 1 RESUME : Dans le cadre d'une initiation aux systèmes électroniques intégrés, nous proposons un bureau d'étude de découverte d'un processeur embarqué au cœur d'une chaîne de traitement numérique du signal. A l'aide d'une description VHDL du processeur élémentaire fournie aux étudiants, il est proposé de simuler l'exécution de programmes en assembleur et de mettre en œuvre le flot de conception d'un SOC. Cet enseignement a été apprécié car il permet d'illustrer le fonctionnement du cœur du processeur tout en validant la conception du matériel et du logiciel sur une carte FPGA. Mots clés : bureau d'étude pour élèves ingénieurs, microprocesseur embarqué, conception conjointe logiciel/matériel, flot de conception de circuits numériques, circuit logique programmable FPGA, SOC. 1 INTRODUCTION La création de l'école PHELMA de Grenoble-INP en 2008 a été l'occasion de mettre en place un enseignement d'initiation à la filière «Systèmes Electroniques Intégrés» qui débute en deuxième année. Il s'agit de permettre aux étudiants de première année d'école de découvrir les systèmes sur puce (SOC), la conception conjointe logiciel/matériel et de faire fonctionner un microprocesseur élémentaire. La complexité des processeurs intégrés disponibles nous a conduit à concevoir un processeur pédagogique dédié, qui permet une mise en route rapide de petits programmes écrits en assembleur. Après un rappel du contexte, nous présentons le sujet du bureau d'étude proposé aux étudiants ainsi que la maquette de développement FPGA support du travail à réaliser. 2 CONTEXTE 2.1 Technologie des systèmes électroniques L'intégration croissante de dispositifs électroniques au sein d'un même circuit concerne tous les domaines courants : téléphonie, informatique, automobile, avionique, médical... Les systèmes intégrés complexes sont constitués d'une puce matérielle mais aussi de logiciels. A travers le travail proposé, nous allons donner un aperçu d'un système complet permettant le traitement numérique de signaux, ceci à l'aide d'un processeur élémentaire. 2.2 Visualiser le coeur du processeur Les outils de conception de circuits électroniques numériques permettent de simuler tous les signaux internes. Nous avons donc décrit le comportement du processeur, de ses périphériques en VHDL et disposons d'un processeur générique (dimensionnement paramétrable des bus d'adresses, de données, de la taille des registres) et de son environnement. Contrairement à la mise en œuvre de microcontrôleurs intégrés existants [2], il devient donc possible d'accéder à la simulation de l'intégralité des signaux internes du processeur ce qui constitue un atout pour comprendre le fonctionnement interne et les détails de l'architecture du processeur. 2.3 Conception rapide et validation sur une carte FPGA Il est proposé de mettre en œuvre un flot de développement complet qui repose sur les outils suivants : ModelSim de Mentor Graphics [6] pour la simulation des circuits au niveau fonctionnel et après placement routage, Precision Synthesis de Mentor Graphics pour la synthèse logique à partir d'une description VHDL, Quartus d'altera pour le placement routage, la génération des fichiers de programmation du FPGA. Ces outils sont appelés à l'aide de commandes en ligne, au travers de scripts préparés par les enseignants ce qui facilite grandement le travail des étudiants. Il est demandé aux étudiants de réaliser les simulations de l'exécution de programmes en assembleur, ce qui équivaut à une exécution des instructions en pas à pas, tout en visualisant le détail du fonctionnement interne du processeur. Une carte de prototypage FPGA permet de faire fonctionner le dispositif complet de traitement de signaux P8

72 CIME analogiques, ce qui renforce l'attrait de l'enseignement, à l'image de la plateforme matérielle de démonstration des turbo-codes [1]. 3 SUJET DU BUREAU D'ETUDE En s'inspirant de l'architecture d'un processeur élémentaire proposée par le fabricant de circuit logiques programmables Altera (DE1_lab_exercises - lab 9 et 10 - documents téléchargeables [3]), nous avons mis au point un bureau d'étude de 4 séances - soit 16h - consacrées à l'étude du processeur et à une application de démodulation d'un signal modulé en frequency shift keying - FSK. Notre objectif est d'introduire la notion de processeur à travers un processeur élémentaire - le nanoprocesseur - et de réaliser un système complet qui permet l'exécution de programmes adaptés à une chaîne de traitement de signaux. Ce processeur est organisé autour de 8 registres de données (dont un utilisé pour le Program-Counter), une unité arithmétique et logique munie d'un registre accumulateur et d'un registre de résultat, d'un bus externe capable d'adresser 256 mots, le tout étant cadencé par un séquenceur qui permet l'exécution des instructions du programme en 3 à 5 cycles d'horloge, fixée à 50 MHz. Le processeur constitue le cœur du projet dont l'architecture à partie opérative (alu, registres, bus) et partie de commande (séquenceur) [7] est présentée figure 1: clk rst nanoprocesseur Partie Opérative - PC - registres - alu - mux Séquenceur machine à états addr data_out w data_in Mémoire - paramètres - instructions (prog) Fig 1. Le nanoprocesseur et son espace mémoire Nous présentons une démarche structurée de conception de circuits numériques, basée sur une description du processeur et de son environnement ainsi que sur des outils de simulation et de synthèse logique. 3.1 Spécification du processeur L'environnement du processeur Les périphériques du processeur à disposition des étudiants sont les suivants : des mémoires permettant de stocker les instructions de programme ainsi que les données traitées ; différentes entrées/sorties numériques afin de connecter boutons poussoirs, afficheurs, convertisseur AN. Une horloge (clk) et un signal de remise à zéro (rst) assurent un fonctionnement synchrone. Ainsi, le processeur communique avec l'extérieur à l'aide d'un bus de 8 bits d'adresses et 16 bits de données; le bus de données est séparé en entrées et en sorties (data_in, data_out) Jeu d'instructions Nous choisissons d'implémenter un jeu d'instructions réduit pour réaliser de petits programmes démonstratifs. Voici la liste des 12 instructions du nanoprocesseur : mv : transfert entre registres ldi : chargement donnée immédiate dans registre add, sub, and : op arithmétiques entre registres mvnz, mvgt : transferts conditionnels brnz, brgt, brz, brmi : branch. conditionnels bra : branchement inconditionnel Les instructions sont codées sur 10 bits, dont les 4 bits de poids fort codent la nature de l'instruction. 3.2 Description de l'unité arithmétique et logique (ALU) Le fonctionnement de l'alu est précisé à l'aide de la description en langage VHDL suivante : entity ALU is port ( a,b : in std_logic_vector(15 downto 0); alu_code : in std_logic_vector(1 downto 0); r : out std_logic_vector(15 downto 0)); end ALU; architecture behavior of ALU is begin process (a,b,alu_code) begin case alu_code is when alu_add => r<=std_logic_vector(un signed(b) + unsigned(a)); when alu_sub => r<=std_logic_vector(un signed(b) - unsigned(a)); when alu_and => r<=std_logic_vector(un signed(b) and unsigned(a)); when others => r<=std_logic_vector(unsi gned(b) + unsigned(a)); end case; end process; end behavior; Fig 2. Description VHDL de l'alu Nous avons implémenté trois opérations arithmétiques et logiques de base dans cet ALU. Il est aisé de compléter les fonctionnalités en ajoutant d'autres instructions. 3.3 Architecture retenue Le nanoprocesseur est constitué d'une partie opérative et d'un séquenceur, le coeur de la partie opérative étant l'alu qui traite des données de 16 bits. La partie opérative rassemble principalement les 8 registres de données (16 bits), l'alu, un multiplexeur qui positionne le bus interne «nanobus». P8

73 CIME Le séquenceur est la partie de commande du processeur. A partir du code de l'instruction à exécuter, et des bits d'état, le séquenceur positionne l'ensemble des signaux de commande de la partie opérative. La description de la machine à états du séquenceur est fournie aux étudiants, il n'est pas possible de la présenter ici en raison du format de cet article. L'exécution d'une instruction commence par l'accès au code instruction situé en mémoire. Le cycle fetch1 permet de sortir la valeur du registre PC sur le bus d'adresses externe pour accéder au code de l'instruction. Le cycle fetch2 est celui de la lecture du code de l'instruction issu de la mémoire. Suivent ensuite 1,2 ou 3 cycles d'exécution selon la complexité de l'instruction. Ainsi, les instructions sont exécutées en un total de 3 cycles (transferts et branchements), 4 cycles (transfert immédiat ou indirect), 5 cycles (opérations arithmétiques ou logiques). Pour aller plus loin, il est possible d'améliorer ces performances en adoptant une architecture optimisée de type RISC [8]. 3.4 Exemple de programme Nous donnons ci-dessous un exemple de programme d'addition du contenu des registres r0 et r3, le résultat est stocké dans r0. adres se code op 0040 AAAA F instructions ldi r0,#aaaa ldi r3,#000f commentaire charge AAAA dans r0 charge 000F dans r add r0,r3 r0 r0 + r F loop: bra loop boucle infinie Fig 3. Premier programme d'application L'exécution de ce programme par le processeur est simulée figure 9 (voir en fin d'article). On visualise les signaux d'adresse et de données de la mémoire programme (ROM), l'état d'exécution des instructions, le résultat de l'opération effectuée par l'alu ainsi que 2 bits d'état relatifs à ce résultat (Z zéro, G négatif). La valeur des 8 registres r0 à r7 est affichée. Cette simulation agit donc comme un débugger permettant de déceler tout fonctionnement anormal du programme ou toute erreur intervenue lors du codage à la main des instructions de programme. Le flot de développement utilisé par les étudiants consiste en l'écriture du programme assembleur en binaire (codes opérations) à inclure dans la description du contenu d'une ROM en VHDL. 4 MAQUETTE PEDAGOGIQUE Le processeur et son environnement sont intégrés dans un circuit logique programmable (FPGA) Cyclone II 2C20 d'altera qui comprend cellules d'éléments logiques (LE), 240 kbits de RAM et 315 ports d'entréesortie [4]. Nous utilisons le kit de développement DE1 d'altera [3], qui dispose d'afficheurs 7 segments à LED, de boutons poussoirs, d'une horloge à 50 MHz, de connecteurs d'entrées et sorties logiques, présenté à la figure 4 : Fig 4. Le kit de développement DE1 Une carte d'extension présentée à la figure 5 a été ajoutée à ce kit afin de traiter des signaux analogiques (acquisition d'un signal modulé en entrée et signal démodulé en sortie). Cette carte permet la réalisation d'un filtre analogique du premier ou du second ordre, la numérisation d'un signal (CAN) et la restitution d'un signal analogique en sortie (CNA) après traitement numérique. Fig 5. La carte d'extension d'entrée-sortie analogique Les convertisseurs supportent une fréquence d'échantillonnage de 1MHz (convertisseurs AD7822 AD7302). Le développement de cette carte analogique a été nécessaire car les convertisseurs analogiques présents sur la carte DE1 sont dédiés à des signaux audio et ne sont pas accessibles à des mesures (composants CMS). P8

74 CIME 4.1 Validation sur carte de prototypage Le nanoprocesseur est doté de mémoire ROM pour stocker le programme à exécuter, de mémoire RAM pour stocker des paramètres variables et de ports d'entrées/sorties ou d'interface avec l'extérieur. La figure 6 représente la hiérarchie des entités intégrées au projet : le processeur central et ses périphériques sont connectés à des modules matériels de pilotage des afficheurs 7 segments et de pilotage des convertisseurs analogiques de la carte d'extension. Carte DE1 digit proc systeme FPGA systeme_proc digit RAM ROM port_io fsm_acq clk_50mhz rst Carte extension A/N CAN CNA analog_in analog_out Fig 6. Système embarqué sur la carte de prototypage 4.2 Chaîne de traitement numérique Nous disposons donc d'une chaine classique de traitement de signal, basée sur le nanoprocesseur : Fig 7. La chaine de traitement de signal Nous utilisons ce dispositif pour réaliser une application de démodulation d'un signal analogique. 4.3 Application : un démodulateur FSK Nous disposons d'un signal binaire modulé en FSK (deux fréquences distinctes correspondant aux deux états logiques) représenté à la trace supérieure (figure 8). La carte analogique ajoutée à la plateforme FPGA intègre un filtre passe bas et le convertisseur analogique-numérique permettant l'acquisition du signal au centre de la figure 8. Le processeur exécute un programme qui compare le signal entrant à un seuil ajustable et mémorise l'état actif pendant au moins une période du signal d'entrée. Le résultat de la détection est représenté trace inférieure figure 8, c'est le résultat de la démodulation. Fig 8. Démodulation à l'aide du nanoprocesseur 5 TRAVAIL DEMANDE Nous détaillons le déroulement des 4 séances de 4h proposées aux étudiants : Séance 1 : L'unité arithmétique et logique Le code VHDL décrivant l'alu est donné, il est demandé de modifier ce code VHDL pour ajouter l'instruction 'not', de simuler ce nouvel ALU, de comprendre l'architecture générée par l'outil de synthèse «precision» en faisant le lien entre la description comportementale en VHDL et le résultat de la synthèse. Séance 2 : Le séquenceur - la machine à états Il s'agit de détailler l'exécution d'un programme sur le nanoprocesseur afin de calculer la somme des j premiers entiers : j S= i =0 i Ecrire ce programme à l'aide des instructions disponibles, l'assembler et le simuler sous modelsim (simulation fonctionnelle). Séance 3 : Programme de démodulation FSK La démodulation proposée consiste à détecter la présence de la composante basse fréquence obtenue après filtrage analogique passe bas. A partir d'un seuil programmable à l'aide des boutons poussoirs, la valeur du seuil est affichée en hexadécimal sur 2 afficheurs 7 segments. Ecrire le programme réalisant cette fonction. Comparer le signal entrant avec le seuil, introduire un timer logiciel afin de mémoriser l'état actif pendant au moins une période du signal de la composante BF. Séance 4 : Intégration et prototypage du nanoprocesseur Le but est de réaliser le prototype complet sur la carte DE1 d'altera, avec simulation, synthèse et placement routage du système FPGA, afin de générer le fichier de programmation du circuit logique programmable. P8

75 CIME 6 CONCLUSION Le bureau d'étude proposé constitue une initiation aux systèmes électroniques intégrés. Plusieurs notions liées à la conception de circuits numériques sont abordées et illustrées. Sur les 11 groupes de deux étudiants concernés par cet enseignement, tous ont fait tourner de petits programmes en simulation. 7 groupes ont conçu le programme final permettant d'ajuster le seuil à l'aide de boutons poussoirs et l'ont validé sur la maquette DE1. Deux groupes ont fait fonctionner et ont validé le programme complet de démodulation FSK ; ils ont donc répondu à la totalité du travail demandé. Les étudiants ont apprécié le travail proposé au cours de ces séances. Plusieurs ont conclu à un bilan positif même s'ils n'ont pas pu terminer faute de temps. Ils ont souligné la diversité des aspects abordés dans ce BE. A partir de ce sujet, il est possible de faire évoluer le processeur en ajoutant d'autres instructions. L'étude de l'architecture du séquenceur doit aboutir à une optimisation et à une accélération de l'exécution des instructions. Enfin, l'automatisation du processus d'assemblage par le développement d'un assembleur permet de faire le lien entre un développement logiciel et le matériel sous-jacent. Fig 9. Simulation de l'exécution du programme donné en figure 3 Bibliographie [1] Ch. Jégo, A. Picart et J. Tousch, Développement d'une plateforme matérielle de démonstration dédiée aux turbo codes, Journal de l Enseignement des Sciences et Technologies de l Information et des Systèmes (J3EA), Vol.2, 10 (2003). [2] H. Sauer, Th. Avignon, M. T. Plantegenest Une initiation aux microprocesseurs pour les élèves ingénieurs de SupOptique, CETSIS-EEA, Clermont Ferrand, Octobre [3] Développement sur carte DE1 d'altera : [4] Data Sheet des circuits de la famille Cyclone II d'altera : [5] S. Huet, V. Fristot, Cours de logique tronc commun PET Phelma : [6] [7] Architectures Logicielles et Matérielles, P. Amblard, Dunod, collection Sciences Sup.,2000 [8] Des machines à états aux processeurs, cours d'electronique numérique intégrée, chap 8, J.L. Danger, P8

76 PCM BANC DE TEST PROGRAMMABLE DEDIE A L'APPRENTISSAGE DES TECHNIQUES DE TEST DES MEMOIRES Jean-Marc Galliere, Luigi Dilillo Pôle CNFM de Montpellier Polytech'Montpellier, Université Montpellier Sud de France {galliere, dilillo}@polytech.univ-montp2.fr RESUME Généralement, dans un parcours d'école d'ingénieurs en microélectronique l approche du test reste très théorique. Peu de manipulations concrètes existent et les séances de travaux pratiques se limitent à la mise en œuvre d outils logiciels. Pour cela, nous avons mis en place au sein de notre école une maquette permettant aux étudiants un apprentissage concret du test et plus particulièrement du test des mémoires. A l'aide de cet environnement, ils arrivent à mieux comprendre l adéquation existante entre la séquence de test employée et la faute détectée. Mots clefs - Test, mémoires SRAM, banc de test configurable 1- INTRODUCTION Le coût de la vérification et du test des circuits intégrés actuels et futurs représente une part importante du prix de revient global des circuits produits par l industrie de la microélectronique [1]. Le domaine du test se révèle donc être un enjeu stratégique pour l industrie et par voie de conséquence pour la recherche et l éducation. Une formation d ingénieurs microélectroniciens se doit d offrir à ses élèves un enseignement dans ce domaine très spécifique. Au sein du département ERII de l école Polytech Montpellier, l apprentissage du test des ASICs est abordé par l étude du test des fautes de collage. Pour cela, une série de cours présente les modèles de fautes (collage, court-circuit résistif, ) et les algorithmes classiquement utilisés pour la génération des vecteurs de test (D-Algorithme, PODEM, ) [2]. L aspect palpable du test est ensuite mis en application aux travers de travaux pratiques mettant en œuvre un outil de CAO de génération automatique de vecteurs de test : TetraMAX [3] et un testeur industriel Verigy [4]. Bien que le test des ASICs représente une part importante des efforts faits dans le domaine, il reste une famille de composants qui nécessite une attention particulière: les mémoires. En effet, les mémoires utilisent une surface croissante au sein des "System on Chip" (SOC), celle-ci pouvant atteindre aujourd'hui une surface supérieure à 80% d un circuit intégré [1]. Or il se trouve que les techniques de test des mémoires diffèrent fortement de celles des ASICs conventionnels. Dès lors, on comprend la nécessité d introduire ce champ dans un cursus d ingénieur en microélectronique. D autres universités [5] proposent un outil d apprentissage du test des mémoires. Cet environnement de travail très intéressant reste cependant très virtuel puisque la mémoire n existe pas physiquement. De plus, cet outil n'implémente qu'un seul algorithme de test. Dans cet article, nous présentons une maquette originale: un banc de test de mémoires SRAM nomade et programmable. Ce banc de test permet non seulement de mettre en œuvre plusieurs mémoires SRAM du commerce mais aussi d appliquer sur celles-ci différents algorithmes de test. Ainsi, les étudiants peuvent concrétiser les enseignements sur le test des mémoires et surtout mettre en évidence les propriétés inhérentes aux différents algorithmes appliqués. L article est organisé de la manière suivante. Le chapitre 2 présente le générateur versatile d algorithme de test. L architecture du banc de test est ensuite détaillée au chapitre 3. Le chapitre 4 décrit le fonctionnement du générateur de test March programmable. Les grandes lignes de la séance de travaux pratiques dédiée à ce banc de test sont présentées au chapitre 5. Enfin, nous dressons un bilan sur la mise en place de cette séquence pédagogique au chapitre GENERATEUR PROGRAMMABLE DE TEST MARCH Comme nous venons de le voir au chapitre précédent, le test des mémoires est un champ disciplinaire à part entière. La séquence de test ou algorithme de test d une mémoire est plus connue sous le nom de test March. Chaque test March a des propriétés qui permettent la mise en évidence des défauts caractéristiques aux mémoires [6]. Ces séquences de test sont en perpétuelles évolutions et font l objet de la part du mode industriel et académique d investigations de manière à les rendre chaque fois plus performantes. Un banc de test pédagogique doit permettre non seulement l implémentation de tests March existant dans la littérature mais aussi la mise en œuvre aisée de nouvelles séquences de test. Mais tout d'abord, intéressons-nous à cette technique. Un test March consiste en une séquence finie d'éléments March. Un élément March est une séquence finie d'opérations (ou primitives March) devant être appliquées à une cellule mémoire avant de passer à la cellule suivante. Ainsi, (r0;w1) est un élément March et r0 et w1 sont des primitives March. La séquence P4

77 PCM d'adresses d'un élément March peut s'effectuer dans un ordre croissant ( ), décroissant ( ), ou ( ) si l'ordre des adresses est indifférent. Une primitive peut être une écriture d'un 0 ou d'un 1 d'une cellule (w0 ou w1) ou une lecture d'un 0 ou d'un 1 d'une cellule (r0 ou r1). Voici un exemple : le March C- : { (w0); (r0,w1); (r1,w0); (r0,w1); (r1,w0); (r0)} Ce test March, très classique, permet de détecter toutes les fautes de collage, de transition d une cellule, les fautes d adressage des cellules et les fautes de couplage entre cellules. De manière à mettre en place une fonction permettant la mise en œuvre d une séquence March quelconque nous avons créé la structure décrite sur le tableau 1. TABLEAU 1 : structure d entrée X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X X Les données qui décrivent le test March sont stockées dans un registre de 274 bits. On peut le décomposer en deux parties: - Les 4 premiers bits indiquent le nombre d éléments March à réaliser - Les 270 autres bits se découpent en 15 blocs de 18 bits. Chaque bloc décrit un élément March et se décompose de la manière suivante: * Le premier bit détermine si la lecture des adresses se fait de manière décroissante (0) ou croissante (1) * Les 3 suivants déterminent le nombre d opération qui constituent l élément March * Les 14 derniers décrivent les 7 opérations par paires. Le premier détermine si l opération est un write (0) ou un read (1). Le deuxième détermine si les données (écrite ou attendue) sont des "0" ou des "1". Le tableau 1 donne l exemple de l implémentation dans la structure du test March C-. 3- ARCHITECTURE DU BANC DE TEST L architecture du banc de test de mémoire comprend un PC, le générateur programmable de test March, une liaison série qui assure la communication entre le générateur programmable et le PC et enfin, une platine comportant 4 mémoires SRAM du commerce (Fig. 1). Serial link Versatile March Test Generator Adress Data CS WE/OE 4 SRAM Memories Fig. 1 : Architecture du banc de test Une interface utilisateur, présentée sur la figure 2, permet de choisir un test March de la littérature (March A, March C-, Mats, Mats+, ) ou de décrire son propre test March (custom). Le test March choisi est "uploadé" via la liaison série dans le générateur programmable. La séquence de test est ensuite appliquée aux mémoires SRAM présentent sur la platine. P4

78 PCM Fig. 2 : Interface utilisateur Si aucun défaut n est détecté, le générateur programmable retourne un acquittement positif sur les quatre mémoires. Dans le cas contraire, c est-à-dire quand une opération de lecture (R0 ou R1) ne se déroule pas avec le résultat escompté, la fonction retourne, le numéro de la mémoire, l adresse, la donnée et surtout quelle opération de quel élément March a fauté. En effet, ce n'est qu'avec la connaissance de cette dernière information qu'il est possible d'identifier la raison de la faute ou tout du moins de commencer à étayer des hypothèses. 4- ARCHITECTURE DU GENERATEUR DE TEST MARCH La spécificité de notre application a nécessité la création d'une fonction logique adaptée à nos besoins. Cette fonction séquentielle permet l'application automatique sur quatre mémoires SRAM des tests March sélectionnés par l'utilisateur. Le générateur de test March programmable est composé de quatre blocs (Fig. 3). serial UART clock reset March Test Timer Memory Controller adress data CS/WE/OE Fig. 3 : Architecture du générateur de test March Le premier bloc "UART" est chargé de la communication bidirectionnelle entre le PC et la maquette. Le bloc "March Test" stocke le test March à appliquer aux mémoires. Le bloc "Timer" adapte le signal d'horloge au "timing" des mémoires. Enfin, le bloc "Memory Controller" est chargé d'appliquer les opérations fournies par le bloc "March Test" et de mémoriser, en cas de défaillance détectée, toutes les informations nécessaires pour le diagnostic. Ces informations sont ensuite transmises au bloc "UART". Tous les blocs du générateur de test March programmable ont été décrits en VHDL. Pour l'implémentation du code nous avons opté pour une plateforme de prototypage Spartan 3 de Digilent Inc. [7]. Cette plateforme embarque un FPGA Spartan 3 de Xilinx [8], de plus, elle est dotée d'une interface logique/rs232 et dispose de suffisamment d'entrées/sorties pour se connecter au bus d'adresse des mémoires. 5- EXPERIMENTATION La figure 4 présente la maquette mise à disposition des étudiants. Un câble série relie le banc de test à un PC. Les quatre mémoires présentent sur la platine n'ont pas le même comportement. Les trois premières sont saines, la quatrième est remplacée par un émulateur de mémoires fautives [9]. P4

79 PCM Fig. 4 : Banc de Test sans l'ordinateur et sans l'émulateur de mémoire Cet émulateur offre la possibilité d'implémenter sur la mémoire virtuelle les principales fautes potentiellement présentes dans une mémoire SRAM: fautes de collage, fautes de transition, fautes de décodeur d'adresse et fautes de couplage. A partir de cet ensemble, il est proposé aux étudiants pour chacune des fautes citées, d'appliquer une séquence de test March C-. Ensuite, en analysant le rapport de test issu de l'interface utilisateur, l'étudiant doit découvrir le lien existant entre la faute détecté et la suite d'évènement March ayant conduit à sa détection. De cette analyse, il en ressortira une plus grande maîtrise des mécanismes d'activation et de détection des fautes ainsi qu'une meilleure compréhension des caractéristiques propres à une séquence de test March. 6- CONCLUSION La mise en place de cette séquence pédagogique est partie du constat que l'enseignement du test des circuits intégrés est trop souvent abordé de manière théorique voire même virtuelle, citons par exemple [5][10]. Or, il nous semblait important pour des étudiants bientôt confrontés à la réalité du monde industriel de leur offrir la possibilité de mettre en œuvre une séquence de test à partir de composants bien réels. Bien que cette séquence soit encore en cours de déploiement au sein de notre département d'enseignement, les premiers retours des étudiants sont encourageants. En effet, ils soulignent tous le fait d'avoir mieux cerné les tenants et aboutissants d'une séquence de test March. De même, ils reconnaissent avoir une meilleure conceptualisation des modèles de faute et de l'architecture des mémoires! 7- BIBLIOGRAPHIE [1] Semiconductor Industry Association (SIA), International Technology Roadmap for Semiconductors (ITRS), 2005 edition [2] C. Landrault, Test de Circuits et de Systèmes intégrés, Lavoisier, isbn , 2004 [3] Tetramax ATPG from Synopsys : [4] B. Pradarelli et al., Industrial Testing Education at Undergraduate Level A Datasheet and Diagnosis Based Labs Approach, 8 th International Workshop on Microelectronics Education, 2010 [5] A. Bosio et al., Interactive Educational Tool for Memory Testing, pp , 6 th International Workshop on Microelectronics Education, 2006 [6] A.J. Van de Goor, Testing Semiconductor Memories: Theory and Practice, John Wiley & Sons, isbn , 1991 [7] Digilent Inc. : [8] Xilinx : [9] P. Rech et al., "A Memory Fault Simulator for Radiation-Induced Effects in SRAMs," IEEE 19 th Asian Test Symposium, 2010 (to be published) [10] W.A. Pleskacz et al., "DefSim - The Educational Integrated Circuit for Defect Simulation," pp , IEEE International Conference on Microelectronic Systems Education, 2005 P4

80 CCMO Implémentation dans un ASIC et simulation mixte d un cœur de microcontrôleur et de périphériques numériques et analogiques Sylvain Garnier 1, Mikaël Tual 1, Richard Perdriau 2, Mohamed Ramdani 2 1 ATMEL Nantes - La Chantrerie - Route de Gachet Nantes Cedex - France 2 ESEO - 4, rue Merlet-de-la-Boulaye - BP Angers Cedex 01 - France (Pôle CNFM de Rennes - CCMO) Présentation et contact : Richard Perdriau (richard.perdriau@eseo.fr) 1 Introduction Dans le cadre de l option Electronique Embarquée (EE) de l ESEO, les étudiants suivent une formation complète à la microélectronique numérique et analogique. Cette formation fait suite à un enseignement des fondamentaux de l électronique intégrée (25 heures) en tronc commun au semestre 6 (première année ingénieur - L3) et de conception VHDL (15 heures de cours magistral et 24 heures de mini-projets) en tronc commun au semestre 7 (deuxième année ingénieur - M1). L enseignement d option en microélectronique comprend au semestre 8 : un cours magistral de conception analogique intégrée (10 heures), un cours magistral de synthèse des amplificateurs CMOS intégrés (15 heures) suivi d un mini-projet (37,5 heures) de conception d un amplificateur Miller ou cascode, un cours magistral de technologie microélectronique (7,5 heures), un cours magistral (3,75 heures) suivi d un TP (4 heures) de langage Verilog, un cours magistral (3,75 heures) et des travaux pratiques (12 heures) de logique programmable avancée en VHDL. Au semestre 9, l enseignement magistral comprend : un cours magistral (3,75 heures) et des travaux pratiques (12 heures) de langage VHDL-AMS, un cours magistral (3,75 heures) de langage SystemC, un cours magistral (7,5 heures) d électronique faible consommation, une conférence (7,5 heures) sur les convertisseurs A/N et N/A, En complément de cet enseignement, il nous a semblé primordial de proposer aux étudiants de synthétiser l ensemble des savoirs de conception et modélisation microélectronique déjà vus au cours de leur cursus, au travers d une activité de longue durée. De plus, il existait déjà une collaboration forte au niveau recherche entre l ESEO et ATMEL Nantes. Il a donc semblé naturel de la compléter par une collaboration pédagogique très forte, s appuyant sur l expérience des équipes de conception d ATMEL. Ainsi, deux experts d ATMEL Nantes, Sylvain Garnier et Mikaël Tual, ont accepté de bâtir, en collaboration avec les enseignants-chercheurs en microélectronique de l ESEO, un projet de synthèse conséquent (67,5 heures). Ce projet a pour but de permettre aux étudiants d appréhender l ensemble des métiers de concepteur en microélectronique. Il est proposé aux étudiants d implémenter, à partir d un cœur de microcontrôleur (en VHDL), un ASIC permettant de générer numériquement une sinusoïde puis de la mettre à disposition sur une sortie analogique du circuit. Cet ASIC devra en outre être robuste vis-à-vis d une défaillance de l alimentation, ce qui nécessite la mise en place d un superviseur d alimentation intégré. Le projet se décompose en trois parties : conception numérique et intégration (5 journées), animée par Sylvain Garnier (expert numérique, ATMEL), conception analogique (3 journées), animée par Mikaël Tual (expert analogique, ATMEL), flot back-end (1 journée), animée par Richard Perdriau et Mohamed Ramdani (enseignantschercheurs, ESEO). Les deux premières parties sont chronologiquement entrelacées, afin de conserver la cohérence du projet. 2 Conception numérique 2.1 Présentation L objectif de cette partie de réaliser un circuit capable de générer des formes d onde dans le domaine numérique. L application choisie est la génération d une sinusoïde de fréquence 100 khz avec une résolution de 8 bits. Pour ce faire, il est donc mis à la disposition des étudiants le code source partiel en VHDL (sans le décodeur d instructions) d un cœur 8051 écrit par AT- MEL, dans lequel les optimisations architecturales propriétaires ont été supprimées et remplacées par du code "standard" non optimisé (4 cycles d horloge P9

81 CCMO par instruction) de manière à respecter la propriété intellectuelle de l entreprise. La figure 1 résume l architecture globale de la partie numérique du microcontrôleur avec ses mémoires associées. Fig. 1. Architecture de la partie numérique du microcontrôleur 2.2 Développement du décodeur d instructions Dans un premier temps, les étudiants ont à leur disposition un microcontrôleur "minimal" incluant seulement quelques instructions en exemple ainsi qu un seul périphérique (un registre 8 bits) dans lequel le code viendra écrire les valeurs successives de la sinusoïde à générer. La figure 2 montre l architecture du cœur. Les étudiants doivent alors compléter judicieusement le bloc DAX (Decode And Execute) qui est le décodeur d instructions en logique câblée. Le bloc DAX- Display est un bloc de mise au point écrit spécifiquement par ATMEL, permettant de visualiser directement sous ModelSim R les instructions exécutées par leurs mnémoniques au lieu de leur code hexadécimal. La première étape du développement consiste à écrire le code C du générateur de sinusoïde (dans un premier temps, une simple boucle sans contraintes temporelles), puis à le compiler grâce à une chaîne de développement croisé 8051, ici le logiciel libre SDCC. A partir du code assembleur généré, les étudiants regardent ensuite quelles instructions assembleur sont effectivement utilisées, puis les implémentent une à une en VHDL dans le décodeur d instructions. Une simulation RTL sous ModelSim R leur permet de valider le fonctionnement du circuit ; un modèle comportemental adéquat pour la ROM vient directement chercher les instructions machine dans le fichier généré par l éditeur de liens de SDCC. 2.3 Développement d un périphérique : timer Afin d obtenir la fréquence précise de 100 khz pour la sinusoïde numérique, les étudiants sont ensuite amenés à se demander quels moyens peuvent être mis en œuvre à cet effet. Ils sont aiguillés vers l utilisation d un timer permettant, par scrutation de son registre d état dans le code C, de spécifier l intervalle de temps entre deux échantillons successifs. La prochaine étape consiste à spécifier l architecture de ce timer (figure 3) puis à écrire son code VHDL. Simultanément, les étudiants sont initiés à la démarche de conception de blocs de propriété intellectuelle (IP), qui nécessite de bien séparer le cœur du périphérique (qui peut être générique) de l interface spécifique au microcontrôleur dans lequel il sera intégré. Fig. 3. Architecture du timer Fig. 2. Architecture du cœur Par la suite, les étudiants vont jouer le rôle d intégrateurs après celui de concepteurs : à partir de la description générale de l espace adressable du 8051, ils devront spécifier l adresse de base du timer, puis com- P9

82 CCMO pléter en VHDL les décodeurs correspondants ("SFR Decoder" sur la figure 1). Après modification du code C et compilation, une nouvelle simulation RTL permet de vérifier que la fréquence générée est conforme au cahier des charges. 2.4 Développement du contrôleur d interruption Très vite, les étudiants s aperçoivent de la faible efficacité de la technique de scrutation. Ils en viennent donc à implémenter la génération de la sinusoïde par une routine d interruption déclenchée par le timer. Cette étape consiste donc à écrire en VHDL le contrôleur d interruption, connecter la sortie "overflow" du timer sur ce contrôleur, puis modifier le code C afin d y insérer la routine d interruption. A ce titre, le décodeur d instructions du microcontrôleur doit de nouveau être modifié afin d implémenter l instruction machine de retour d interruption. Par la même occasion, les étudiants se rendent compte de la faible efficacité du séquenceur, qui utilise 4 cycles d horloge par instruction ; ils sont initiés à l optimisation en réduisant eux-mêmes ce temps à 3 cycles par instruction par modification du code VHDL du séquenceur. Une simulation fonctionnelle finale permet de valider l ensemble du fonctionnement. L ensemble du projet, avant synthèse, aura occupé 2 journées. 2.5 Utilisation du synthétiseur logique Les 2 journées suivantes sont consacrées à la synthèse logique. Le logiciel utilisé est BuildGates R Extreme de Cadence, fourni par le CRCC. La technologie cible est une technologie CMOS 0.35 µm, qui a été choisie afin de permettre une conception assez simple de la partie analogique associée au projet. Les étudiants commencent par effectuer une première synthèse sans contraintes du timer puis de l ensemble de la partie numérique, suivie d une simulation fonctionnelle au niveau structurel sous ModelSim R, afin de vérifier que la synthèse n a pas modifié la fonctionnalité du système. Ensuite, une simulation temporelle rétroannotée au moyen des fichiers SDF (Standard Delay File) leur permet d appréhender l influence des temps de propagation sur le fonctionnement du système ; entre autres, ils peuvent constater le bruit numérique généré sur la sinusoïde en raison des commutations décalées des différents bits du registre de sortie (figure 4). La prochaine étape consiste à réaliser une synthèse sous contraintes temporelles, qui permet de montrer l influence de ces contraintes au niveau porte (insertion de buffers d horloge et augmentation de la surface) ainsi que la notion de "slack". Dans la technologie choisie, cette simple synthèse ne permet pas au microcontrôleur de fonctionner à la fréquence nominale (50 MHz) d après la simulation. Ceci permet Fig. 4. Simulation numérique rétroannotée : bruit observé sur la sinusoïde d initier les étudiants à la notion de chemin critique et d identifier ce dernier. Une analyse fine indiquant que ce chemin n est en fait jamais emprunté en fonctionnement normal du processeur ("faux chemin"), ils peuvent modifier les contraintes afin de permettre au microcontrôleur d être simulable à la fréquence maximale de fonctionnement prévue. Au bout des 4 premiers jours, les étudiants sont prêts à passer à la simulation mixte, et c est à ce moment que démarre la partie conception analogique. 3 Conception analogique 3.1 Présentation Le sujet de la partie analogique consiste en la conception d un superviseur d alimentation pour le microcontrôleur développé dans la partie numérique. Ce superviseur a pour objet de fournir, à partir de la surveillance de la tension d alimentation, un signal logique passant à l état haut quand cette tension passe au-dessous d un seuil déterminé ; ce signal logique peut ensuite être utilisé pour déclencher une interruption ou même un RESET du microcontrôleur. Ce superviseur d alimentation, dont l architecture globale est représentée figure 5, comprend : une référence de tension "bandgap" stable en température et indépendante de la tension d alimentation, un pont diviseur fournissant une image de la tension d alimentation, un comparateur fournissant le signal logique de sortie. Comme indiqué au début de l article, des cours de conception analogique intégrée ont été dispensés au semestre 8 ; cette partie du projet permet aux étudiants de mettre directement en pratique ces connaissances. De plus, un objectif connexe du projet est l apprentissage de la syntaxe SPICE, jusqu alors toujours "masquée" par l utilisation à l intérieur du cursus d outils graphiques comme PSpice R ou LTSpice R. Les outils utilisés sont Virtuoso R de Cadence (fourni par le CRCC) pour la saisie de schéma, et Eldo R de Mentor Graphics pour la simulation. P9

83 CCMO Fig. 7. Architecture de l amplificateur Fig. 5. Architecture globale du superviseur d alimentation 3.2 Conception de la référence bandgap L architecture globale de la référence de tension bandgap est donnée figure 6 (sans le circuit de démarrage). les étudiants se concentrent sur l amélioration du gain en boucle ouverte ainsi que sur la plage de tension d entrée utilisable. La dernière étape consiste en l inclusion d un circuit de démarrage et de mise en veille, vu théoriquement pendant les cours du semestre 8 et rappelé dans ce projet. Les dimensions des transistors de ce montage sont fournies aux étudiants afin de gagner du temps. Ensuite, la simulation globale peut être effectuée avant passage à la partie intégration et simulation mixte. Le comparateur du bandgap est laissé au niveau macromodèle afin de simplifier le projet. La figure 8 présente un exemple. Fig. 6. Architecture du bandgap (sans le circuit de démarrage) Les étudiants commencent tout d abord par effectuer un calcul théorique de l ensemble des résistances et des dimensions des transistors du montage en fonction du cahier des charges. Une simulation électrique est ensuite effectuée avec un macromodèle Eldo R parfait de l amplificateur. Des ajustements sont effectués avant de passer à la conception de l amplificateur luimême. L étape suivante consiste en la conception complète de l amplificateur du bandgap au niveau transistor. Il s agit d un amplificateur simple étage avec level shifters et circuit de mise en veille, dont l architecture est présentée figure 7. Le produit gain-bande étant sans objet dans le cadre de cet amplificateur destiné à fonctionner en statique, Fig. 8. Exemple de simulation du bandgap 4 Intégration et simulation mixte Le dernier jour de conception du projet est consacré à la simulation mixte. Il s agit d ajouter à l existant numérique le superviseur d alimentation ainsi que le modèle d un convertisseur numériqueanalogique 8 bits tel qu il serait réellement implémenté dans un microcontrôleur réel. Le synoptique global utilisé pour la simulation mixte est représenté P9

84 CCMO figure 9. L outil utilisé est ADVance-MS R de Mentor Graphics, qui présente l avantage de pouvoir à la fois importer directement la netlist du superviseur d alimentation et simuler des modèles écrits en VHDL- AMS. Fig. 10. Simulation mixte complète du microcontrôleur Fig. 9. Architecture complète du microcontrôleur Dans un premier temps, les étudiants écrivent un modèle VHDL-AMS haut niveau du superviseur d alimentation, ce qui permet en même temps d effectuer des rappels sur le langage, de montrer l intérêt d une modélisation haut niveau et de diminuer le temps de simulation initial. Ensuite, ils remplacent le modèle par la netlist SPICE du superviseur et vérifient que les résultats de simulation restent corrects. La dernière étape consiste en l écriture directe du modèle SPICE du convertisseur numérique-analogique (de type R-2R) et son importation dans le projet. La figure 10 présente la simulation globale du microcontrôleur avec son superviseur d alimentation ; on peut y voir un RESET généré par une chute de la tension d alimentation. A ce point, les étudiants ont pu voir l ensemble des métiers liés à la conception d un circuit intégré mixte : concepteur d IP, intégrateur, concepteur analogique. Il leur reste la partie back-end. 5 Back-end le plan d ensemble (floorplanning), le placement des entrées/sorties, le routage des alimentations (capacités de découplage de la matrice, bandes et anneaux d alimentation), l extraction des parasites, les fichiers à fournir à un fondeur (GDS2). A la fin, le fichier GDS2 est réimporté sous Virtuoso R et permet aux étudiants de visualiser l ensemble du layout (sauf les blocs de RAM et ROM, propriétés du fondeur). 6 Conclusion Ce projet de synthèse, très apprécié des étudiants comme des enseignants, regroupe de façon cohérente tous les métiers de la conception en microélectronique, au travers d outils industriels de plusieurs éditeurs. Il permet aux étudiants de l option Electronique Embarquée (EE) de l ESEO d être pleinement opérationnels dans une double compétence microélectronique analogique-numérique, qui devient de plus en plus rare aujourd hui. Ceux-ci ont pu réviser ou apprendre les langages VHDL, VHDL-AMS, SPICE et C embarqué grâce à un exemple directement tiré de l industrie, et appliquer une méthode de développement également industrielle. Ce projet montre également de façon très claire les bénéfices liés à une collaboration étroite entre l industrie et l enseignement, au travers de l engagement des experts d ATMEL Nantes vis-à-vis de la pédagogie. Ce projet sera bien évidemment pérennisé au cours des années scolaires ultérieures. La partie back-end dure une journée et est basée sur l utilisation de First Encounter R de Cadence, fourni par le CRCC. Cette partie vise avant tout à présenter l outil sur un exemple assez complexe. Les notions suivantes y sont abordées : l utilisation de générateurs de blocs (RAM, ROM), P9

85 AIME «NANOCRYSTALS INSIDE» OU COMMENT MEMORISER UNE INFORMATION DE FACON DURABLE AVEC DES OBJETS NANOMETRIQUES (NANOCRISTAUX DE SILICIUM)? Régis DIAZ 1&2, Jérémie GRISOLIA 1, Gérard. BEN ASSAYAG 2, Christiane DUPRAT 3, François GUERIN 3, Christophe CAPELLO 3, Cherif ROUABHI 3, Frédéric GESSINN 3, Jean-Marie DORKEL 3, Jean-Louis NOULLET 4. Affiliations:1- LPCNO/INSA, 2- CEMES/CNRS, 3- AIME pôle CNFM de TOULOUSE, 4- CHIPYARDS. Contact : jeremie.grisolia@insa-toulouse.fr, LPCNO/INSA, 135, Av. de Rangueil Toulouse INTRODUCTION: L explosion du marché de l appareillage multimédia, des systèmes portables, nomades (téléphone, ordinateur,...) et des technologies embarquées a eu pour conséquence de développer considérablement le marché des dispositifs mémoires. Ce développement fut motivé par le besoin de gérer et de stocker des quantités de données de plus en plus importantes, avec des vitesses de traitement accélérées, sur des supports de plus en plus petits, et consommant de moins en moins d énergie. Cet essor est aujourd hui un enjeu commercial important qui stimule l industrie et la recherche. En particulier, dans le domaine des mémoires non volatiles de type flash, la tendance à la miniaturisation conduit à utiliser des tensions d adressage de plus en plus basses, une épaisseur d oxyde réduite avec des temps de rétention toujours plus élevés. Malheureusement, ces objectifs seront très difficiles à maintenir avec une technologie à grille flottante en polysilicium. Dans ce cadre, l utilisation de mémoires à nanocristaux de Si enfouis dans l oxyde de grille, à la place de la grille flottante, semble très prometteuse pour un fonctionnement à température ambiante. En effet, elle permet de limiter et diminuer la perte de charge pour des épaisseurs d oxyde de l ordre du nanomètre à la dizaine de nanomètres. En outre, s ils fonctionnent avec un nombre réduit d électrons et donc de nanocristaux, ces composants peuvent mettre en évidence des effets quantiques se manifestant à ces dimensions nanométriques. Le concept dit «NanoInside», permet le développement d une technologie hybride qui inclut des objets de taille nanométrique tout en restant compatible avec la technologie CMOS. Ces objets permettront alors d envisager des applications «grand public», i.e. fonctionnant à température ambiante, du type mémoires flash de nouvelle génération, dispositifs multi-bits, mémoires à un électron [Ref 1], interconnexions optiques de circuits intégrés [Ref 2], dispositifs électroluminescents (DEL). Plusieurs entreprises dans le monde travaillent sur l'intégration de nanocristaux de Silicium dans l'électronique et la photonique (Atmel, Freescale, Intel, Samsung, ST Microelectronics, Infineon ), mais aucun produit n est actuellement sorti sur le marché. Comme nous croyons que cette technologie a un très fort potentiel de développement, nous avons alors décidé de transférer le fruit de 10 années de recherches au CEMES [Ref 3, Ref 4] et au LPCNO [Ref 5, Ref 6] pour créer une formation à l AIME destinée à initier les futurs ingénieurs aux développements les plus récents dans les domaines de ces matériaux avancés et des nanotechnologies associées. Le procédé «NANOCRYSTALS INSIDE» créé permet de synthétiser des nanocristaux de silicium de taille inférieure à 5nm de diamètre par implantation ionique basse énergie ( 1keV) dans un oxyde fin de SiO 2 (<10nm). En partant d un wafer de silicium, les étudiants effectuent toutes les opérations de fabrication des composants (photolithographies, gravures chimiques et sèches, oxydations thermiques, dépôts de couches minces de polysilicium et d oxyde (<10nm), dopage, synthèse des nanocristaux par implantation ionique très basse énergie ( 1keV) et recuit inerte et/ou oxydant, métallisation). Ce procédé, basé sur 4 niveaux de masquage, permet de réaliser et caractériser électriquement des composants mémoires à base de nanocristaux de silicium en une semaine de formation seulement. In fine, le but est de montrer aux étudiants comment une information peut être mémorisée avec des objets nanométriques de façon durable et conservée même sans alimentation. O12

86 AIME I - DES MEMOIRES FLASH A GRILLE FLOTTANTE AUX MEMOIRES A NANO-CRISTAUX? La technologie Flash fonctionne essentiellement par stockage d électrons dans une couche mince de Poly-Silicium (poly-si) dopée N, enfouie dans un oxyde et située sous une grille de contrôle d un transistor Métal Oxyde Semi-conducteur (MOS). Cette couche mince de poly-si, déposée par CVD et appelée «grille flottante», est électriquement isolée du canal et de la grille de contrôle par le diélectrique (oxyde, nitrure de silicium, ) environnant. (a) (b) (c) Figure 1 : (a) Schéma en coupe d un composant élémentaire d une mémoire Flash (b) Principe de fonctionnement d une mémoire Flash : écriture et effacement de la mémoire, (c) caractéristiques I DS (V GS ) correspondant aux états b et c. On distingue alors trois modes de fonctionnement de ce composant: Premièrement, l écriture qui consiste à injecter des charges venant du canal du semi-conducteur dans la grille flottante. Actuellement, les tensions utilisées sont généralement supérieures à la dizaine de volts, à cause des épaisseurs d oxyde de contrôle et tunnel. Deuxièmement, l effacement qui consiste à éjecter vers le semi-conducteur les charges précédemment stockées dans la grille flottante. La tension utilisée est du même ordre de grandeur que pour l opération précédente mais de signe opposé. Troisièmement, la lecture qui se fait à une tension de grille intermédiaire qui permet de connaître, par mesure du courant de drain à une tension drain source constante, l état de charge de la mémoire. Les charges stockées induisent alors un décalage de la tension de seuil du composant (Figure 1). Lorsque la cellule est effacée le canal est conducteur et le transistor est «ON». Lorsque la mémoire est écrite, le canal est fermé et le courant entre les deux électrodes source et drain est quasi-nul, et le transistor est «OFF». Remplacement de la grille flottante : Le remplacement de cette grille flottante continue par une grille granulaire présente de nombreux avantages. La Figure 2 présente les différences entre la structure d une mémoire Flash actuelle et celle d une mémoire à nanocristaux, telle que proposée par Tiwari et al [Ref 7]. Figure 2: Composant à grille flottante continue (a) et à grille flottante granulaire à nano-cristaux (b). Alors qu un seul défaut dans l oxyde déchargera l intégralité de la grille flottante, le même défaut situé sous le plan de nanocristaux ne déchargera qu un nombre limité de nano-cristaux. Il est alors possible de réduire l épaisseur d oxyde tunnel et ainsi diminuer directement les tensions et vitesses de programmation, ce qui aura pour conséquence supplémentaire d abaisser le nombre de défauts générés (e.g. SILC) et donc d augmenter la fiabilité des composants. De plus, le nombre de cycles d écriture/effacement actuellement limité à 10 6 pourrait alors être augmenté d un ou plusieurs ordres de grandeur. O12

87 AIME D un autre côté, l oxyde d injection doit demeurer suffisamment épais pour que la charge reste stockée dans les nano-cristaux pendant une durée supérieure à celle imposée par les industriels (typiquement 85% de la charge restante après 10 ans). II - METHODE DE FABRICATION DES MEMOIRES A NANO-CRISTAUX : Parmi toutes les techniques développées dans les dix dernières années, la synthèse par implantation ionique basse énergie (ULE -IBS) est l'une des plus prometteuses. En effet, il a été prouvé qu elle permet de générer des réseaux auto-organisés de plans bi-dimensionnels de nanocristaux de Si dans des couches minces de SiO 2 à une distance de tunnel direct de l interface SiO 2 /Si [1]. En particulier, la fabrication par ULE-IBS est très attrayante en raison de sa capacité à contrôler la taille et la position de la bande de nanocristaux, tout en restant compatibilité avec la technologie CMOS standard. Dans la pratique, on réalise une implantation ionique de Si à forte dose (généralement cm -2 ) à très faible énergie (généralement 1 kev) dans une couche de SiO 2 très fine (<10nm d'épaisseur). L inconvénient majeur de la technique est indéniablement l endommagement de la cible durant le ralentissement des ions. Les dommages créés par l implantation peuvent être réparés (on parle alors de guérison) par un recuit thermique qui suit l implantation à T= C sous atmosphère N 2 et/ou N 2 /O 2 [Ref 8]. II- 1 PROCEDE «NANO-INSIDE»: Le procédé d élaboration par ULE-IBS des nano-cristaux et des transistors MOS à nanocristaux de silicium proposé ici est schématisé sur la figure suivante : Implantation Si + 1. Oxydation du Si 2. Ouverture oxyde 3. Oxydation sèche e SiO2 ~7nm à 10nm 4. Implant. basse énergie E=1keV, d=1x10 16 cm Recuit de synthèse des ncs de Si 6. Dépôt poly-silicium 7. Gravure poly & SiO 2 8. Diffusion phosphore 9. Dépôt SiO Ouverture des contacts 11. Métallisation Figure 3: étapes du procédé de réalisation des transistors à nano-cristaux de Silicium. 12. Gravure métal + poly-si et SiO 2 backside Il comporte 12 étapes technologiques correspondantes à seulement 4 masques de photolithographie. Les verrous technologiques à faire sauter, pour développer le procédé, concernaient essentiellement les étapes 3, 4, 5 et 8, ce qui revient à maitriser : l oxydation sèche de fine couche de SiO 2 <10nm, l implantation ionique basse énergie (<1keV), le recuit de synthèse en milieu légèrement oxydant, la diffusion du phosphore dans une très fine couche de SiO 2. Des simulations et des expériences nous ont permis de valider les meilleurs paramètres à utiliser pour la réalisation des composants de type mémoires MOS. En particulier, nous avons travaillé sur le dopage de la grille par le phosphore, l épaisseur de poly-silicium en relation avec les caractéristiques cibles de nos composants, l épaisseur de SiO 2 ainsi que sa qualité diélectrique, la dose d implantation Cela débouche sur un procédé fonctionnel qui est maintenant utilisé par les étudiants lors de leur formation en salle blanche à l AIME. O12

88 AIME Des plaquettes ont alors été réalisées par les étudiants selon les conditions suivantes: implantation ionique de Si (E=1 kev, dose=1x10 16 at/cm 2 ) dans une couche de SiO 2 de 7 nm sur un substrat de Si de type P (10 16 at/cm 3 ) et recuits à 950 C sous N 2 durant 90 min et 950 C sous N %O 2 durant 60 min. II - 2 PROPRIETES STRUCTURALES DES NANO-CRISTAUX DE SI DANS SIO 2 : Les Figure 4a, b, c, d présentent les caractéristiques structurales des composants réalisés par les étudiants : Figure 4: (a) Image en section transerve par microscopie électronique haute résolution d un nanocristal de Silicium dans SiO 2. (b) Schéma d un transistor MOS à base de nanocristaux de Silicium dans SiO 2 (c) Image en section transerve du plan de nanocristaux synthétisé à basse énergie => localisation (d) Image en vue plane par microscopie électronique d une population de nanocristaux de Silicium dans SiO 2 II-3 PROPRIETES ELECTRIQUES DES NANO-CRISTAUX DE SI DANS SIO 2 : Les étudiants réalisent alors deux types de caractéristiques : 1 - Des caractéristiques «classiques» (e.g. I D (V GS ), I DS (V DS ), C(V) ), sur des composants de type transistors et des capacités MOS reliés à un analyseur paramétrique de semi-conducteurs. Ces caractéristiques leurs permettent d obtenir les valeurs de mobilité, de gain, d épaisseur d oxyde, de densité de pièges d interface, de tension Flat/Bande V FB, tension de seuil V T Des caractéristiques «mémoires» pour lesquelles a été développé un tout nouveau banc de caractérisation inspiré du montage d Ohzone et al. [Ref 9]. Il permet de tester les caractéristiques de rétention, d endurance, de fenêtre mémoire (a) (b) (c) Figure 5: (a) banc de mesure des mémoires, de gauche à droite la testeuse sous pointes, l alimentation, le GBF et l oscilloscope numérique. (b) schéma électrique du montage pour mesurer les cycles écriture/effacement (E/W), (c) V G et V S obtenus par ce montage (sinusoïdes) observés sur l oscilloscope numérique. Les puces élémentaires ont alors été soit positionnées sur un testeur sous pointe, soit montées en boîtiers (TO5) et ont été testées à l aide du banc de manipulations de test des mémoires O12

89 AIME comportant un GBF (générateur basse fréquence), une alimentation U/I et un oscilloscope numérique (Figure 5a). La figure suivante présente les caractéristiques mémoires des composants : ΔV T (V) 2 1,8 1,6 1,4 1,2 1 0,8 0,6 0,4 0, C ΔV T =f(t) Température ( C) TCC f=75hz 1er cycle en T 2nd cycle en T V GS =±20V V DS=0,2V Figure 6: (f) I D (V GS ) du transistor MOS pour une tension de grille alternative V GS de 20Vcc chargeant et déchargeant les nanocristaux. (g) Évolution de la fenêtre mémoire V T (V) en fonction de la fréquence (h) Endurance de la mémoire à f=75hz, pour 10 6 cycles W/E à température ambiante et pour différentes V G =+/- 20, 15 et 10, (i) évolution de la fenêtre mémoire en fonction de la température. (i) 85 C La Figure 6f présente les caractéristiques I D =f(v GS ) obtenues lors d une mesure d un cycle d écriture/effacement à V GS =+/-20V cc à une fréquence de 103,5 Hz. Le décalage en tension, nommé fenêtre mémoire ΔV T, reflète la charge totale formée par les électrons dans les nanocristaux. Le test appliqué à un composant identique ne comportant aucun nanocristaux ne présente aucun décalage de tension V GS. La Figure 6g présente l évolution de cette fenêtre mémoire ΔV T en fonction de la fréquence f variant entre 1Hz et 100kHz pour V G = ±20V, V DS =0.2V. Cette figure montre que dans ces conditions le ΔV T maximal est d environ 0.5V obtenu pour une fréquence d environ 75 Hz, à V G = ±20V. Il demeure ensuite en très légère décroissance jusqu à environ 10kHz pour retrouver à 1MHz le niveau f=1hz. On peut alors estimer qu il s agit là de la fréquence maximale d utilisation de cette mémoire est d environ 1MHz. Nous avons alors fixé la fréquence donnant la fenêtre mémoire maximale (f=75hz) et fait subir au composant un test d endurance d environ 10 6 cycles d effacement/écriture (E/W). La Figure 6h montre que la fenêtre mémoire reste constante sur l ensemble des cycles effectués aux différents V GS utilisées +/-10, +/-15, +/-20V respectivement. Elle montre en outre que le ΔV T augmente proportionnellement à la tension de grille. De plus, l extrapolation de ces courbes à 10 ans de fonctionnement montre que la fenêtre mémoire reste supérieure à 85% de sa valeur initiale. Enfin, la Figure 6i présente l évolution de la fenêtre mémoire du composant précédent soumis à 10 6 cycles d E/W en fonction de la température allant de T=30 C à 80 C. Cette courbe montre que la fenêtre mémoire diminue à mesure que la température augmente mais qu elle reste non nulle même à T=85 C. O12

90 AIME III - FORMATIONS UTILISATRICES : Le public ciblé par ce stage est hétérogène tant par la provenance et le niveau (IUT, Licence, Masters, Ingénieurs, Formation continue, ) que par la dominante de la formation (électronique, physique, matériaux, ). IV - UN PROJET EVOLUTIF : Cette technologie est vouée à se développer puisqu elle est en lien direct avec la recherche menée au CEMES et au LPCNO par plusieurs chercheurs, maitre de conférences et doctorant. Par exemple, nous implémenterons bientôt dans ce stage l implantation ionique basse énergie couplée à la technologie STENCIL [Ref 6] développée par le LPCNO/CEMES et l EPFL et permettant de localiser la synthèse de nanocristaux. Le but ultime sera de ne fabriquer qu une seule nanoparticule dans la grille en contrôlant au mieux sa taille et sa position. Puis, des applications optiques pourront naître en utilisant l émission des ces nanocristaux de silicium dans le visible. V - CONCLUSION : Nous avons créé une formation pratique à l AIME nommé «NANOCRYSTALS INSIDE» qui permet la synthése de nanocristaux de silicium par implantation ionique basse énergie ( 1keV) dans un oxyde SiO 2 ultra-fin (<10nm). Les étudiants utilisent alors un procédé basé sur 4 niveaux de masquage pour réaliser des composants mémoires de type N à grille polysilicium auto-alignée. Le procédé peut être réalisé en 8 demi-journées où les étudiants effectuent, les différentes caractérisations physique (épaisseurs des couches, résistivité, profondeur de jonction), et les différents tests électriques des structures réalisées: composants élémentaires (diodes, résistances, capacités et transistors MOS) et des circuits intégrés mémoires (lecture, écriture et effacement, endurance, rétention ). Les caractéristiques obtenues montrent que les composants réalisés par les étudiants satisfont aux critères que l industrie microélectronique impose à une mémoire, i.e. de conserver l information stockée pendant 10 ans en gardant typiquement 85% de la charge initiale. REFERENCES: Ref 1K. Yano, T. Ishii, T. Hashimoto, T. Kobayashi, F. Murai, and K. Seki IEEE Trans. Electron devices ED 41, 1628 (1994) Ref 2 D.A.B. Miller Physical reason for optical interconnect, Journal of Optoelectronics, 1997, Vol11, pp Ref 3 C. Bonafos, M. Carrada, N. Cherkashin, H. Coffin, D. Chassaing, G. Ben Assayag, A. Claverie, T. Müller K. H. Heinig, M. Perego, M. Fanciulli, P. Dimitrakis, and P. Normand, J. Appl. Phys. 95, 5696 (2004). Ref 4 P. Normand, P. Dimitrakis, E. Kapetanakis, D. Skarlatos, K. Beltsios, D. Tsoukalas, C. Bonafos, H. Coffin, G. Benassayag, A. Claverie, V. Soncini, A. Agarwal, Ch. Sohl, and M. Ameen, Microelectron. Eng , 730 (2004). Ref 5 C. Dumas, J. Grisolia, G. BenAssayag V. Paillard, J. Brugger et al. Phys. Stat. Sol. (a) 204, (2007). Ref 6 C. Dumas (2008) : Synthèse par implantation ionique, adressage, caractérisations électriques et optiques d un nombre réduit de nanocristaux de Si dans SiO 2. Institut National des Sciences Appliquées de Toulouse : Ref 7 Tiwari S, Rana F, Hanafi H I, Hartstein A, Crabbe E F and Chan K 1996 Appl. Phys. Lett Ref 8 Normand P et al 2001 Nucl. Instrum. Methods Phys. Res. B Ref 9 Erase/Write Cycle Tests of n-mosfet s with Si-Implanted Gate-SiO 2 -Takashi Ohzone, Toshihiro Matsuda, and Takashi Hori, Senior Member, IEEE IEEE Transactions on electron devices, Vol. 43, No 9, Sept O12

91 MIGREST Conception de SoPC pour applications multimédia Auteurs : Michael Guarisco, Nicolas Marques, Eric Dabellani, Yves Berviller, Hassan Rabah, Serge Weber Laboratoire d Instrumentation Electronique de Nancy. Faculté des Sciences et Technologies, - BP Vandoeuvre-les-Nancy Cedex Résumé : Les travaux présentés sont menés dans le cadre de la formation de Master «Systèmes Embarqués et Energie» spécialité «électronique embarquée et microsystèmes». Les systèmes sur puce appliqués au multimédia constituent un enjeu important pour la formation notamment en raison d'un nombre important et récurrent de sujets de stage traitant de ces aspects. Le codage vidéo H.264/AVC et son extension scalable SVC sont deux standards de compression vidéo d une grande efficacité. Ils trouvent désormais leur application dans des domaines très vastes tels que la diffusion de contenus multimédia sur des réseaux type ADSL ou de la télésurveillance. Ce type de codage étant très complexe, la conception et la vérification d'un encodeur/décodeur constituent un très bon exemple de synthèse en conception de SoC.Il nécessite le recours à un ou plusieurs processeurs et de nombreux IP matériels afin de permettre un traitement en temps réel. La quantité importante de données à traiter permet également de mettre en évidence les limites de la simulation. La chaîne devra permettre le streaming de vidéo codé en H.264. A ce niveau, l étudiant compare les performances et les ressources utilisées entre un codage software d une part et hardware d autre part. L encodage software peut tirer partie des ressources contenues dans un PC, alors que l encodage hardware met en œuvre une carte de développement contenant un circuit de type FPGA. Après transmission sur support Ethernet à la réception plusieurs scénarii sont proposés en fonction des terminaux de visualisation domestiques : téléviseur full HD, téléviseur SD, plateforme PC, terminaux mobiles à faible définition (smartphone ). En fonction du terminal un transcodage sera nécessaire et fait également l objet de mise en œuvre d IP blocs. 1. Introduction Le standard de compression d image H.264 (autrement appelé MPEG-4 part 10) est un standard émergent dont l utilisation ne cesse de progresser. Cette condition est propice à une étude du standard par les étudiants qui pourront alors se familiariser avec les techniques de codage vidéo et à la complexité croissante des algorithmes de traitement des signaux vidéo. Les étudiants disposeront au préalable d un réseau dédié dont les terminaux variés permettront de traiter l image (figure 1) : de l encodage au décodage en passant par le transcodage. Le nombre grandissant de terminaux permettant de visualiser du contenu multimédia et surtout leur hétérogénéité en termes de résolution ou capacité de calcul amène le point du transcodage à devenir un élément majeur dans la transmission de la vidéo. 2. Encodage H.264 L étude de l encodeur H.264 est un travail préliminaire important afin que les étudiants se familiarisent avec ce standard. L étude se compose de plusieurs parties. Dans un premier temps, on se concentrera sur P10

92 MIGREST la compression du schéma bloc haut niveau (figure 2). Les fonctions clés du standard seront étudiées séparément par les étudiants au point de vue fonctionnel dans un premier temps grâce soit à une modélisation matlab, soit en utilisant l algorithme de référence écrit en C et fourni par le consortium UIT- T (Union Internationale des Télécommunication, secteur de la normalisation des Télécommunication [1]). Puis l étude se portera sur les IPs VHDL développées au LIEN. Les codes sources matlab ou C seront exécutés sur une plateforme de type PC alors que les IPs matérielles seront implémentées sur FPGA Xilinx Virtex-6. Une étude comparative entre les performances et besoins matériels de chaque implémentation devra être menée par les étudiants. La validation fonctionnelle sera faite grâce à des testbench VHDL, étudiés depuis Modelsim. Figure 1: Réseau de transmission de contenu audiovisuel compressé Cette étape de vérification donnera aux étudiants les clés pour la compréhension et la réalisation de méthodes de test efficaces lors de la conception numérique de modules décrit en langage haut niveau. Des simulations permettront de définir la latence et le temps de traitement en termes de cycles d horloge de chaque module. Les IPs seront majoritairement fournies aux étudiants sauf pour la fonction de transformée entière d H.264 sur laquelle un travail de conception et d adéquation algorithme/architecture sera demandée. Ainsi, les étudiants auront en charge le développement et la vérification complète d un module VHDL avec les choix architecturaux déterminants les performances. Au-delà de l aspect fonctionnel des blocs constituant l encodage H.264, le standard nécessite un contrôle important au niveau système. P10

93 MIGREST Image courante Fn + - T Q p ZZ Codage Entropique Estimation Mouvement NAL Image de référence F n-1 Compensation Mouvement Inter T : Transformée entière T -1 : Transformée entière inverse Choix Intra Prédiction Intra Prédiction Intra Q p : Quantification (p : paramètre de quantification) Q -1 p : Quantification inverse ZZ : Réorganisation en zig-zag NAL : Network Abstract Unit Image reconstruite F n Filtre + + T -1 Q -1 p Figure 2: Schéma fonctionnel d'un encodeur H.264 Dans un premier temps l acquisition des données de chaque image et le traitement spécifique par bloc des méthodes de compression de l image demande une bonne compréhension des aspects de hiérarchie mémoire, aspects qui seront abordés lors de la réalisation de l encodeur au niveau système. Certaines fonctions du standard nécessitant à la fois les données d entrée brutes et des données issues d une boucle de codage/décodage, un décalage temporel est inévitablement présent entre les entrées de ces fonctions. C est le cas notamment des prédictions INTRA et INTER qui utilisant soit l image courante soit des images passées. De ce fait, une analyse temporelle devra être apportée afin de comprendre la succession des étapes de codage et la mise en place d un contrôleur général permettant de cadencer les données. Outre les aspects d encodage, les étudiants devront également se familiariser avec des notions de réseau informatique puisque le flux encodé devra être transmis sur IP. Les étudiants disposeront de terminaux de visualisation hétérogènes en bout de chaîne. A partir de cette hétérogénéité, les concepts d adaptation vidéo, de transcodage et de transrating pourront être abordés. 3. Transcodage Vidéo a. Traitement du standard non scalable Nous travaillerons dans un premier temps avec le standard H.264/AVC (Advance Video Coding) qui présente une couche simple de codage (contrairement à son extension SVC encodée sur plusieurs couches pouvant être éliminées lors de la transmission afin d allégé le débit de transmission). Nous aborderons essentiellement deux problématiques : le changement de résolution spatiale et les capacités en termes de bande passante d un canal de transmission donné. La figure 5 décrit l implémentation sur carte de prototypage Xilinx du transcodeur. La carte servant de transcodeur est détaillée (contrairement à la carte utilisée pour le décodage) et contient, comme l indique le schéma, un bus partagé par les IPs de communication (réseau ou mémoire) notamment ainsi que par les IPs de transcodage qui acquièrent les données via le PLB et les renvoient sur ce même bus. P10

94 MIGREST Réseau 10/100 Ethernet MAC Program & data BRAM µblaze Processor Local Bus (PLB) Décodage Multi-Port Memory Controller (MPMC) IPs de Transcodage Mémoire Externe (DDR2) Figure 3 : Architecture globale du transcodage Les figures 4 et 5 détaillent les éléments pouvant être implémentés dans le bloc noté «IPs de Transcodage» de la figure 3. La figure 7 détaille les liaisons du transcodeur avec le bus PLB. Un séquenceur de donnée apparait également dans le diagramme et permet de synchroniser les données transitant dans l architecture. Par souci de lisibilité, tous les modules ne sont pas reliés à ce séquenceur même s ils le sont en réalité. Le contrôle global des modules IPs et du séquençage des données à l intérieur de l architecture de transcodage est un point crucial et cette application de codage/décodage est intéressante à étudier pour cet aspect. L optimisation de l algorithme de transcodage sera également mis en avant. La modification de la résolution d une séquence vidéo peut être réalisée de plusieurs façons au niveau d un transcodeur. De même, afin de permettre à un flux vidéo d être transmis à un terminal via un canal dont la bande passante serait inférieure à celle nécessité par le débit de ce flux, le débit binaire du flux peut être réduit. Typiquement, on change les paramètres de quantification des coefficients obtenus par transformée. Cette modification impacte sur la qualité de la vidéo transmise. Plus le débit aura été réduit de cette façon, plus la qualité de la vidéo sera dégradée. Ce changement de résolution ou de débit binaire peut être réalisé grâce à plusieurs architectures de traitement. Principalement, l étude portera sur deux de ces architectures. La première est dite full decode/full recode. Elle permet de décoder le signal jusqu au niveau pixel puis de le réencoder avec de nouveau paramètres de quantification ou de résolution si un module de décimation spatiale a été introduit entre les deux modules de décompression totale et recompression. L architecture est dite cascadée dans le domaine pixel et correspond à la figure 4. Cette architecture présente beaucoup de fonctions complexes redondantes, notamment la compensation de mouvement et la prédiction INTRA. Pour simplement réduire le débit binaire, il est nécessaire de réaliser une requantification des coefficients transformés (par DCT ou transformée entière). Cette requantification s opère en modifiant le paramètre de quantification noté Qp utilisé dans les modules Q (quantification) et IQ (quantification inverse). Dans le cas de la figure 4, pour réduire le débit, le Qp de Q2/IQ2 devra être supérieur au Qp de IQ1, ceci permettant une compression plus importante avec pour conséquence une dégradation de la qualité de l image. La figure 5 présente quant à elle une optimisation de la modification de débit par requantification. Cette approche qui sera étudiée par les étudiants permet d optimiser les ressources nécessaires à la réalisation d une architecture de réduction du débit binaire. P10

95 MIGREST Figure 4: Modèle de transcodage dans le domaine pixel cascadé Processor Local Bus (PLB) Contrôleur lecture/écriture mémoire externe FI FO L* VLD IQ 1 + Q 2 VLC Séquenceur données DCT IQ * Lecture FIFO au rythme du décodage IDCT MC Buffer image + Figure 5: Modèle de transcodage optimisé b. Introduction à la scalabilité vidéo Les étudiants seront également amenés à traiter le cas du codage scalable et par conséquent l utilisation de l extension de H.264 dédiée, SVC (Scalable Video Coding). Cette extension permet le codage H.264 par couche (figure 6). Après avoir étudié le mécanisme d encodage par couche, les étudiants se verront dotés d un encodeur SVC simple permettant l encodage d une couche de base, une couche de réhaussement qualitatif et une dernière couche de réhaussement spatial. Au niveau du transcodage, toujours à partir des spécificités de la ligne de transmission et du terminal de visualisation utilisé, l architecture en charge des modifications devra adapter le flux à la résolution du terminal et des capacités de la ligne de transmission. Pour ce faire, un transcodage de SVC vers AVC sera effectué afin de permettre aux terminaux pourvus uniquement de décodeur AVC. Le transcodage devra donc filtrer P10

96 MIGREST certaines couches pour ne conserver que les couches utiles et à partir de ces couches reconstruire un flux entièrement compatible AVC. 4. Décodage H.264 Le décodage H.264 devra s effectuer de différentes manières selon le terminal utilisé, soit de manière logicielle sur une plateforme PC ou smartphone, soit matériellement grâce à une nouvelle carte FPGA reliée à un moniteur HD, encore une fois, une étude des performances de chacune de ces solutions devra être menée. SVC Encoder AVC Decoder SD basse qualité (couche de base) Vidéo originale SVC Decoder SD haute qualité SVC Decoder HD Figure 6: Encodeur SVC à 3 couches 5. Conclusion Dans ce projet ambitieux, nous offrons aux étudiants une étude complète d un système de codage de l image très actuel. Au travers de ce projet seront abordés beaucoup de notions concernant la réalisation, le test et l intégration de briques matérielles pour finir par la réalisation d un système complet et fonctionnel. Au-delà de ces aspects méthodologiques, l utilisation des outils de conception/simulation et notamment des outils Xilinx ISE/EDK et Modelsim sera enseignée aux étudiants. Le codage vidéo restant une problématique importante et un thème de recherche toujours très actuel, ce choix permet d apporter aux étudiants des notions importantes dans le domaine et leur permettra de s insérer plus aisément dans des entreprises spécialisées dans le domaine et dont les offres de stages et d emplois sont nombreuses. 6. Références [1] Recommandation UIT-T H.264, Codage vidéo évolué pour les services audiovisuels génériques (Mars 2005). [2] Iain Richardson, H.264 and MPEG-4 Video Compression, Wiley (2003). P10

97 PLFM TER (TRAVAIL D'ETUDE ET DE RECHERCHE) EN MASTER 1: ETUDE DE PROFILS DE GRAVURE DU NITRURE DE GALLIUM GaN A L AIDE DE L AFM Virginie Hoel, François Lecourt, Farida Bendriaa, Henri Happy Institut d'electronique, de Microélectronique et de Nanotechnologie - DHS Avenue Poincaré - B.P Villeneuve d'ascq Cedex virginie.hoel@iemn.univ-lille1.fr I- INTRODUCTION Dans cette communication, nous présentons les résultats d'un projet de TER (Travaux d'etude et de Recherche) soutenu en juin 2010 par un binôme d'étudiants (nommés étudiant A et étudiant B) de niveau M1 du master MiNT (Micro-Nanotechnologies et Télécommunications) de l'université Lille1. L ensemble des informations concernant la formation du Master MiNT sont disponibles à l adresse suivante : Ce projet comporte deux aspects. Le premier repose sur un travail avec les étudiants autour la technologie des composants au travers de l étude de profils de gravure d une profondeur de l ordre d une dizaine de nanomètre en utilisant l AFM (microscope à force atomique (AFM) di- Caliber de la société Veeco) disponible dans la salle blanche du pôle CNFM de Lille. Le second objectif est de parvenir à sensibiliser les étudiants à la recherche afin de mettre en évidence des compétences telles que : (1) la gestion du temps, planification, tenue des délais, (2) le travail en autonomie, (3) l interprétation de documents ou de résultats, (4) le travail en équipe, et enfin (5) la capacité d adaptation et d innovation. Les étudiants sont sensibilisés à la démarche du chercheur avec des difficultés à des degrés divers : appréhender la structure du composant, puis du contact ohmique, analyser la structure de la couche transistor afin de comprendre l intérêt de l étape de gravure, la nature des contacts ohmiques, localiser les trous tout d abord à l aide du logiciel de dessin layout editor, puis à l aide de l AFM. Ils sont confrontés à la difficulté de visualiser une marche dans le semiconducteur de 10 nm de profondeur sans motifs de repérage. Ce travail s appuie sur des études menées dans le cadre des travaux de thèse de M. François Lecourt. II- PRESENTATION DU PROJET Il s agit d un travail expérimental comportant plusieurs phases. Il s est déroulé dans la salle blanche du pôle CNFM de Lille sur la paillasse AFM (Figure 1) : Phase 1 : recherche bibliographique et compréhension du transistor HEMT Cette première phase a consisté à définir le sujet lors d une séance de travail afin de présenter les différentes étapes technologiques et le fonctionnement du transistor. Ce travail a été suivi d une recherche bibliographique menée par les étudiants. Ils ont ainsi affiné la découverte du projet, et identifier clairement les contacts ohmiques et les verrous technologiques. L étude porte sur la réalisation d un réseau de trous situé en dessous du contact ohmique. L aspect très rugueux de la surface du contact ohmique après recuit est très souvent observé sur GaN. Le contact est recuit à 840 C et à cette température, la formation d agrégats est très marquée. Par conséquent, les objectifs sont d améliorer à la fois la rugosité et la résistance de contact R c (.mm) sans alourdir le procédé technologique. Pour la résistance du contact, la présence d un cap layer non dopé très épais, est une contrainte très importante. Afin de réaliser un contact ohmique performant, il est nécessaire de graver le semi-conducteur avant la métallisation. On approche ainsi la métallisation P31

98 PLFM du gaz 2D ce qui permet de diminuer la résistance de contact R c. L inconvénient de l étape de gravure vient du non contrôle en temps réel de l épaisseur gravée. Le souci, dans ce cas, est de trop graver et de passer au travers du gaz 2D. Le masque comporte différents motifs de trous, dessinés à l aide du logiciel layout editor. Les motifs sont écrits par le masqueur électronique. Il s agit de ces réseaux de trous gravés que les étudiants observent à l aide de l AFM. Phase 2 : mesure et caractérisation des motifs gravés de profondeur nanométrique Premier niveau de difficulté : observation au microscope optique L étude porte sur l analyse de la gravure du semiconducteur de type nitrure de gallium GaN (profondeur, propreté, profil des bords ). L objectif est de déterminer les meilleurs paramètres de gravure. Les motifs sont difficilement indentifiables. Il est indispensable de faire le lien avec le masque et de repérer au préalable la position des marches dans le semiconducteur (Figure 2). Les étudiants positionnent l échantillon sous le microscope afin de repérer la zone à mesurer à l AFM. Une fois que la binoculaire est placée sur la zone identifiée d après le masque, ils font varier la polarisation de la lumière afin d identifier les motifs rectangulaires gravés dans le GaN. Une fois cette étape réalisée, ils prennent conscience de la difficulté du travail à faire à l AFM, ainsi que de la taille du motif et des échelles nanométriques. Deuxième niveau de difficulté : observation AFM La suite du travail repose sur la visualisation à l AFM de ces motifs. A ce stade du travail, les étudiants se rendent compte de l importance du pré-positionnement de l échantillon pour que le balayage de la pointe AFM se fasse bien sur les motifs gravés. Il est important de tenir compte de la limite des courses des micromanipulateurs en x et en y qui commandent la platine sur laquelle est fixée l échantillon. Figure 1 : Photo de la paillasse AFM et de ses différents équipements Motifs d alignement Figure 2 : Motifs d alignements, du masque (à gauche), visualisés à la caméra de l AFM (à droite) P31

99 PLFM Troisième niveau de difficulté : rugosité du contact La mesure de la rugosité du contact est faite par les étudiants afin d illustrer l une des problématiques de ce sujet. Comme nous pouvons le voir sur la figure 3, la mesure faite à l aide de l AFM Veeco (dicaliber) par les étudiants. Cette mesure montre une rugosité de la métallisation après recuit très significative liée à la température de recuit de 840 C évoquée dans la phase 1. Figure 3 : Image AFM 150x150 µm² des contacts ohmiques et de leur rugosité Quatrième niveau de difficulté : la surface du semiconducteur La nature du nitrure de gallium rend également l analyse des mesures AFM difficile. En effet, en raison de plusieurs facteurs tels que la cinétique de croissance et la technique de croissance, la surface du matériau GaN peut présenter une rugosité de la surface qui se développe lentement avec une topographie en collines larges de 1 μm et de hauteur moyenne (rms) avoisinant 5 nm. La cinétique de développement de cette rugosité est alors dénommée rugosité cinétique. Cet état de surface est visible pour une surface de 10x10 µm sur la figure 4. A partir de cette mesure, les étudiants se rendent compte de la difficulté de mesurer une marche de 10nm de profondeur. 2.0µm Figure 4 : Image AFM 10x10 µm² des états de surface du Nitrure de Gallium L approche a été faite de la façon suivante. Après le premier scan de 100x100µm², les étudiants sont passés à une surface plus faible de 50x50µm². Ces étapes sont reportées figure 5. P31

100 PLFM Figure 5 : Images AFM 100x100 µm² (à gauche) et 50x50 µm² (à droite) de la gravure Après avoir identifié les grands rectangles, les étudiants ont affiné les réglages afin de caractériser plus finement la profondeur de gravure. La mesure réalisée par les étudiants est reportée figure 6. En positionnant les curseurs sur deux collines, une étant dans la zone gravée et l autre dans la zone non gravée, les étudiants sont remontés à une hauteur de gravure proche de 13 nm. 13nm Figure 6 : Mesure de la profondeur de gravure Phase 3 : comparaison mesure en enseignement et mesure en recherche La gravure est réalisée à l intérieur d un bâti de métallisation par un procédé appelé «Ion Beam Etching» qui consiste à envoyer des ions Ar + à une énergie de 300eV sur la surface du Nitrure de Gallium afin de le graver. Nous avons déterminé à l aide de différents tests et mesures une vitesse de gravure de l ordre de 4 nm/min. Les mesures sont confirmées par la caractérisation AFM faite au laboratoire de recherche IEMN (Institut d Electronique, de Microélectronique et de Nanotechnologie). Nous pouvons voir P31

101 PLFM nettement la marche engendrée par la gravure (Ar eV 2 min) du semiconducteur sur la figure 7. Figure 7 : Images AFM 5x5 µm² (à gauche) et 2,1x1,4 µm² (à droite) de la marche de gravure La figure 8 nous indique une hauteur de marche, et donc une profondeur de gravure, d environ 8 nm. Figure 8 : Relevé topographique de la surface Profondeur de gravure Nous trouvons donc un résultat similaire pour la mesure de la profondeur de gravure entre l IEMN (mesure du test de gravure Ar eV 2 min) et le pôle CNFM (mesure du test de gravure Ar eV 3 min). Cela indique une très bonne adéquation entre les deux équipements AFM (enseignement di-caliber de VEECO recherche Dimension 3100 VEECO). Phase 4 : présentation des travaux lors d un exposé oral et d un rapport de stage Les étudiants ont rédigé un rapport qui a été corrigé volontairement par un autre enseignant chercheur qui n a pas suivi le binôme pendant le TER. Un des éléments remarquable a été l absence de légende et d échelle indiquant la taille des surfaces scannées dans le traitement des images. En ce qui concerne la soutenance, les étudiants ont fait une bonne prestation orale devant le jury avec un projet relativement bien structuré montrant leur progression dans le TER. La réponse aux questions a également été satisfaisante pour les deux étudiants. P31

102 PLFM III- LE DEVENIR DES ETUDIANTS Avant de faire ce travail, l étudiant A n avait pas d avis sur la poursuite de ses études. Il avait déjà suivi le module d initiation à la mesure AFM. L étudiant B souhaitait poursuivre ses études dans le domaine des télécommunications. Ce dernier n avait pas suivi le module d initiation à l AFM du master 1. Ces deux étudiants ont validé leur première année de master et poursuivi leur cursus à l Université Lille1. L étudiant A a intégré le master MiNT spécialité Micro- Nanotechnologie tandis que l étudiant B a intégré le master MiNT spécialité Télécom. IV- CONCLUSION Ce projet d étude a permis aux étudiants de s initier à la formation par la recherche. Ils ont rapidement acquis une autonomie dans leur travail, et ont montré une progression continue tout au long du projet. Ils ont acquis une très bonne connaissance des techniques de mesures en champ proche. De ce fait ils ont été rapidement autonomes. L utilisation de l AFM leur a permis d améliorer leur connaissance sur le fonctionnement du microscope à force atomique. P31

103 MIGREST Initiation à la conception d un réseau de communication sur puce (Network on Chip) tolérant aux fautes Cédric Killian, Camel Tanougast, Fabrice Monteiro, Camille Diou et Abbas. Dandache CNFM Pôle Grand Est : MIGREST Laboratoire des Interfaces Capteurs et Microélectronique (L.I.C.M.) Université Paul Verlaine de Metz, LICM-ISEA, 7 rue Marconi, Metz Technopole {cedric.killian, camel.tanougast}@univ-metz.fr 1. INTRODUCTION ET CONTEXTE Cet article présente un projet pédagogique d'initiation à la détection d'erreurs dans un réseau de communication sur puce (NoC - Network on Chip) pour la conception de NoC tolérant aux fautes, mené avec les étudiants de master 2 GEII (Génie Electrique et Informatique Industriel) - parcours RSEE (Radiocommunication et Systèmes Electronique Embarqués) de l'université Paul Verlaine de Metz. Etant donné l'évolution rapide et de plus en plus complexe des systèmes sur puce multiprocesseurs (MPSoC - Multiprocessors SoC), l'interconnexion de communication des modules (IP - Intellectual Property) constituant ces systèmes constitue une partie fondamentale lors de la conception de tels systèmes. En effet, elle doit répondre à des contraintes de performance et de coût liés à la complexité et l'augmentation croissante de modules ou d'ips interconnectés. Actuellement un tel réseau de communication sur puce met en œuvre des transmissions de données par paquets vers les nœuds interconnectés au réseau correspondant aux modules ou IPs intégrés au système (processeurs, mémoires, contrôleurs de périphériques reliés, etc.). Cette transmission est réalisée à travers des routeurs (constituant le réseau) en mettant en œuvre des règles d'aiguillage et de routage des paquets de données dans le réseau. Généralement, les performances d'un NoC sont exprimées en termes de bande passante, de latence, de dissipation de puissance et de fiabilité. Cette dernière permet de mettre en avant les aspects et les contraintes liés à la sûreté de fonctionnement d'un NoC (détection d'erreurs des données, utilisation d'algorithmes adaptatifs d'acheminement des paquets) et le surcoût lié aux solutions de mise en œuvre d une tolérance aux fautes. En effet, les fautes permanentes, transitoires ou temporaires affectent la fiabilité des interconnexions d'un MPSoC [1], entrainant une altération du comportement du NoC et donc une dégradation de ses caractéristiques et performances de qualité de service. Ces types de faute sont donc critiques pour le fonctionnement de systèmes sur puce à base de NoC. Traditionnellement, les mécanismes de détection et de correction d erreurs sont utilisés pour protéger une structure de communication contre les effets transitoires de dysfonctionnement. Les concepteurs doivent précautionneusement peser le coût d'implantation de ce type de mécanisme pour les infrastructures de communication de données sur puce par rapport aux réels bénéfices qu'ils peuvent apporter. C'est dans ce contexte que nous proposons aux étudiants du parcours RSEE un projet d'initiation à l'intégration de concepts de tolérance aux fautes dans un réseau NoC à l issu d un projet de développement, de modélisation et de simulation d un Réseau NoC [3]. 2 CONCEPTION DE ROUTEURS NoC TOLERANTS AUX FAUTES 2.1. ETUDE DE CAS : détection et correction d'erreurs dans une structure MESH 4x4 A partir d'un fichier contenant la description comportementale VHDL d'une structure NoC de topologie maillée (Mesh 4x4) et d algorithme de routage X-Y, nous proposons aux étudiants de modifier l'architecture interne des routeurs afin d'y intégrer des modules de détection et de correction d'erreurs de données. Les solutions apportées par les étudiants sont globalement libres mais doivent valider en P11

104 MIGREST termes de qualité les détections de fautes par simulation et évaluer le coût en termes de ressources logiques et de performance induites par les modifications architecturales des routeurs du réseau. A. Description du Model VHDL comportemental de routeurs interconnectés selon une structure MESH 4x4 Le projet repose initialement sur une description comportementale VHDL d un réseau NoC et de ses routeurs fautifs fourni aux étudiants. Il s agit d une description d un réseau de topologie maillée de taille 4x4 dont l architecture structurelle d un routeur est détaillée en Figure 1. Chaque nœud de routage dispose de quatre directions (North, South, East et West) et des interconnexions unidirectionnelles permettant l'envoi et la réception simultanée de paquets de données issus du réseau. Une latence de transmission du routeur proposé est de 2 cycles d'horloge de simulation. La structure des paquets de données à transmettre dans le réseau, les règles de contrôle et de transmission des paquets à travers le model du réseau proposé sont spécifiés aux étudiants et décrits ci-dessous. Fig. 1. Architecture d un routeur NoC. Structure des messages : Afin de faciliter les règles d'échanges des paquets de données entre les routeurs, les paquets sont composés d'un seul flit (mot de données de taille fixe paramétrable). Le réseau étant constitué de 16 nœuds selon un acheminement des paquets de sur les axes X et Y du réseau, un paquet de données est alors constitué de 4 bits d'adressages (2 bits pour la position du nœud selon l'axe X et 2 bits pour la position selon l'axe Y). Un paquet contient 4 bits de données. La figure 2 illustre la structure d un paquet de données. La taille générale du message est paramétrable via une déclaration générique afin de permettre l'intégration de données de contrôle en vue de l'intégration de concepts de tolérance aux fautes sur les données circulant dans le réseau (voir.2.2.). Fig. 2. Structuration d un paquet de données du réseau NoC Mesh 4x4. Technique d'aiguillage : La technique d'aiguillage des messages entre les routeurs s'effectue par commutation de paquet (packets switching) de type Store and Forward [2]. Cela signifie qu'un paquet ne peut pas être transféré vers un autre routeur tant que ce dernier ne peut le recevoir dans son intégralité. P11

105 MIGREST Contrôle de flux : Le contrôle de flux des données entre les routeurs est de type ACK/NACK [2]. Plus précisément, une copie de la donnée à transmettre est gardée dans le routeur emetteur (buffer local) jusqu'à ce que le routeur destinataire valide la réception de la donnée. Dans le cas d'une validation positive (ACK), la copie est supprimée. Dans le cas contraire (NACK) la donnée est retransmise. Cependant, dans la version fournie du routeur, il n'y a aucun contrôle de la validité de transmission des paquets. Le routeur est initialement configuré pour effectuer des acquittements permanents. C'est aux étudiants de compléter ce bloc de contrôle (les signaux de contrôle du flux sont déjà présents) afin de demander une retransmission dans le cas d'une réception de données erronées. Algorithme de routage et technique d'arbitrage : L'algorithme de routage initialement implanté dans les nœuds du réseau est de type XY déterministe [3]. La technique d'arbitrage est celle d une priorité à droite [3]. Lorsqu'un routeur reçoit simultanément plusieurs paquets, le paquet le plus à droite est routé en priorité comme illustré en Figure 3. Si quatre paquets arrivent simultanément dans un routeur, c'est une direction prioritaire préalablement définit par l'utilisateur qui est routé en premier. Dans notre cas d étude, la direction EAST est définie comme prioritaire dans ce cas de figure. Fig. 3. Illustration de l'arbitrage par «priorité à droite». La logique de routage étant centralisée (au sein du routeur), elle ne peut router qu'un seul paquet à la fois. Dans le cas où plusieurs paquets arrivent simultanément, la logique de contrôle du routeur active des signaux indiquant à ses routeurs voisins qu'il est occupé et qu'il ne peut pas recevoir temporairement de paquets de données. Un routeur souhaitant transmettre un paquet doit donc attendre que le nœud destinataire soit disponible. B. Structure fautive à erreurs intégrées du NoC L objectif de ce projet est de sensibiliser les étudiants aux différents types d'erreurs qui peuvent survenir pendant le fonctionnement d'un NoC, notamment les erreurs permanentes et transitoires. En effet, il est important de distinguer une erreur temporaire d'une erreur transitoire. Car après détection du type d erreur, la stratégie de mise en œuvre d une tolérance aux fautes sur l'élément fautif est différente. Par exemple, isolation définitive du nœud comportant une faute permanente, ou demande de retransmission dans le cas d'une faute transitoire. Le réseau NoC fautif proposé aux étudiants contient deux blocs IPs effectuant des envois périodiques (tous les 10 cycles d'horloge) de paquets de données d un IP1 vers un IP2. Plusieurs erreurs ont été introduites dans la description comportementale du NoC à corriger : Une erreur permanente sur 1 bit entre l interconnexion de l'ip1 et le routeur (1,0). Une erreur permanente sur 2 bits entre l interconnexion du routeur (1,0) et du routeur (2,0). Une erreur transitoire périodique sur 1 bit entre les interconnexions routeurs [(1,1) ; (1,2)] et routeurs [(2,1) ; (2,2)] tous les 10 paquets de données transmis. P11

106 MIGREST La figure 4 présente la structure fautive de la description VHDL comportementale du réseau proposé aux étudiants. Fig 4. Réseau NoC fautif de topologie maillée 4x4. Les blocs générant les erreurs permanentes ou transitoires dans le réseau proposé sont implantés sur les bus de données liant les différents nœuds du réseau. L ensemble des routeurs du réseau ont une structure identique et font appel à un même module VHDL d instanciation (port map) dans la conception du réseau. Les étudiants doivent uniquement modifier les routeurs pour pallier aux dysfonctionnements survenant dans le réseau dû aux erreurs d interconnexions intégrées dans la structure du réseau Conception et implantation d un routeur tolérant aux fautes A partir de la simulation du réseau initialement proposé et émettant des erreurs lors des échanges de paquets de données entre les deux IPs interconnectés, les étudiants modifient la structure des routeurs afin de les adapter pour une sûreté de fonctionnement. La fiabilité du réseau proposée par les étudiants consiste à chercher à corriger les erreurs de transmission à travers une nouvelle conception des routeurs mettant en œuvre des techniques de détection et de correction d'erreurs en temps réel des paquets de données échangés (cas de fautes transitoires) ainsi que des solutions algorithmiques de contournement des nœuds de défaillance permanente (proposition et implantation d algorithme de routage adaptatif au sein des blocs de routage des nœuds du réseau). A. Conception VHDL et implantation FPGA du codeur d Hamming La première partie du travail consiste à détecter les erreurs présentent dans le NoC et de les corriger. Les solutions sont libres, mais l'étudiant se voit proposer une solution simple à mettre en œuvre basée sur l'implantation d'un code correcteur de Hamming et d'une parité. L ajout de 4 bits de Hamming ainsi qu'un bit de parité, permet de détecter jusqu à deux erreurs et de corriger une erreur. Ce bloc de détection et de correction est décrit en VHDL et intégré à l ensemble des routeurs constituants le réseau. De même, des blocs de codage de Hamming sont également implantés dans les blocs IPs de transmission et de réception de paquets de données. Les spécifications de conception du principe du codage et décodage d Hamming + 1 bit de parité sont décrites ci-dessous. Pour un message initial codé sur 8 bits [D 1 D 2 D 3 D 4 D 5 D 6 D 7 D 8 ], 4 bits d Hamming (P1, P2, P3, P4) et un bit de parité (P5) sont générés pour une transmission finale sur 13 bits dont la structure est donnée dans la table cidessous : P11

107 MIGREST Position des bits Message P 1 P 2 D 1 P 3 D 2 D 3 D 4 P 4 D 5 D 6 D 7 D 8 P 5 Le calcul de ces parités repose sur l'hypothèse d'une parité paire entre les bits du massage D i et les bits de parité P i telle que: P 1 = D 1 D 2 D 4 D 5 D 7 ; P 2 = D 1 D 3 D 4 D 6 D 11 ; P 3 = D 2 D 3 D 4 D 8, P 4 = D 5 D 6 D 7 D 8 ; P 5 = P 1 P 2 D 1 P 3 D 2 D 3 D 4 P 4 D 5 D 6 D 7 D 8 Le principe du décodeur de Hamming + 1 bit de parité est réalisé à la réception du message. Les bits de vérification V i sont calculés de la même manière que pour le codage des bits de parité P i. Un bit de parité globale P est également calculé. V 1 = P 1 D 1 D 2 D 4 D 5 D 7, V 2 = P 2 D 1 D 3 D 4 D 6 D 11 V 3 = P 3 D 2 D 3 D 4 D 8, V 4 = P 4 D 5 D 6 D 7 D 8 P = P 5 P 1 P 2 D 1 P 3 D 2 D 3 D 4 P 4 D 5 D 6 D 7 D 8 A partir d une analyse des bits de vérification et de la parité globale, des détections et corrections d erreurs peuvent être réalisées en considérant le mot binaire V = V 4 V 3 V 2 V 1. Quatre cas de figure se présentent alors : Si V = 0000 et P = 0 : aucune erreur est détectée; Si V 0 et P = 1 : une seule erreur pouvant être corrigée est détectée. Le codage V donne la position du bit erroné à inverser pour correction (Par exemple V = 0110 signifie inversion du digit à la 6ème position) ; Si V 0 et P = 0 : deux erreurs sont détectées mais ne peuvent être corrigées ; Si V= 0000 et P = 1 : une erreur est présente sur le bit de parité P. Dans le cas d'une erreur détectée, le paquet est corrigé et la transmission est acquittée. Dans le cas d une détection de deux d'erreurs, deux solutions sont alors envisagées : Le routeur est déclaré définitivement fautif. Il est isolé du reste du réseau en activant de façon permanente ses connexions d'indisponibilité aux routeurs voisins. Une mémorisation des syndromes de Hamming (valeurs Vi et P) et une demande de retransmission (NACK) est mise en œuvre. Si lors de cette seconde transmission du message, les mêmes syndromes sont obtenus, alors une erreur permanente est considérée et le routeur est déclaré fautif permanent. B. Conception VHDL d un bloc de routage adaptatif : Modification de la logique de routage des routeurs Lorsqu'un ou plusieurs nœuds ou routeurs (zone) sont déclarés fautifs, une solution consiste à mettre en œuvre un algorithme adaptatif de routage des paquets de données. L objectif est le contournement de la zone fautive afin de maintenir la qualité de service du réseau tout en fiabilisant le réseau. Les étudiants modifient alors la logique de routage des routeurs afin d'obtenir des acheminements adaptatifs des paquets de données. Une solution simple proposée aux étudiants est l'ajout d'interconnexions supplémentaires entre les routeurs indiquant un état fautif ou non. Si un routeur a ses P11

108 MIGREST indications d'état fautif activées à ses routeurs voisins, sa position est contournée selon des règles de routage à élaborer (voir exemple en figure 5). Les étudiants sont alors sensibilisés aux situations de bouclages (livelock) induit par l'utilisation et le développement d'algorithme de routage adaptatif dit «tolérant aux fautes». Chacune de ces étapes sont validées par simulation. Fig 5. Illustration d'une solution d'algorithme adaptatif Implantation et analyse de performances Dans chacune des étapes de la conception du NoC sûr de fonctionnement, des implantations sont réalisées dans une carte de développement FPGA Nios II embedded Kit d'altera. Des analyses du surcoût en termes de ressources logiques, de latence et de fréquence de fonctionnement, induit à l intégration des aspects de sureté de fonctionnement à l architecture des routeurs, sont alors menées. 3. CONCLUSION Cet enseignement propose un projet de conception d un NoC tolérant aux fautes permanentes et transitoires à travers la détection et la correction d erreurs de transmission de paquets données circulant dans un tel réseau. L objectif pédagogique est de sensibiliser les étudiants, au cours d une conception architecturale de Systèmes sur puce, au rôle fondamental des concepts de tolérance aux fautes sur la fiabilité et les performances des interconnexions d'un MPSoC. La conception et l'intégration sur carte FPGA d'éléments assurant une sûreté de fonctionnement à un système de communication sur puce permet une prise de conscience par les étudiants des phases de développement et de conception microélectronique de systèmes embarqués fiables. Les étudiants développent ainsi leurs compétences conception fiable à travers l élaboration d une stratégie de sureté (justification des choix de conception) et d analyse de l'impact des solutions sur les performances du NoC développé. REFERENCES [1] C. Constantinescu, "Trends and challenges in VLSI circuit reliability", IEEE Micro, Vol.23, Issue 4, July-Aug. 2003, pp [2] G. De Micheli et L. Benini, «Networks on Chips, Technology and tools», Morgan Kaufmann publishers, [3] C. Tanougast, S. Jovanovic, F. Monteiro, C. Diou et A. Dandache, Initiation à la modélisation et cosimulation comportementale C-VHDL d un Réseau de communication sur Puce (Network on Chip), 10ème JPCNFM, Saint Malo, novembre 2008, pp P11

109 PACA UN CONTROLEUR ASYNCHRONE GENERIQUE, BRIQUE DE BASE DANS LA REALISATION SANS CONCESSION DE MULTIPLES MICROSYSTEMES HETEROGENES TRES BASSE PUISSANCE Yves Leduc 1,2, Gilles Jacquemod 1 Pôle CNFM PACA 1 Polytech Nice-Sophia, 1645 Route des Lucioles, Biot 2 Texas Instruments Chaire, Fondation DreamIt, Université de Nice Introduction Ce contrôleur asynchrone fait partie d un projet plus ambitieux qui permettra la réalisation d un implant cochléaire fortement intégré. Il est apparu rapidement que le microcontrôleur nécessaire à ce projet ne pouvait être dédié uniquement à cette application et qu il était utile de développer un contrôleur générique. Nous avons donc proposé de réaliser un processeur qui pourra servir de nombreuses applications portables de très basse consommation. Il sera placé dans une pile de puces de silicium connectées par des techniques d assemblage 3D au moyen de vias traversants pour réaliser des microsystèmes intégrés. Cette structure offre immédiatement de larges possibilités de réutilisation et de coopération. Nous voulons partager cette vision avec les différents membres du CNFM car il nous semble intéressant de faire profiter les enseignants de cette future plateforme, plateforme qui pourrait être la base de projets d études plus ou moins ambitieux avec une économie de moyens et de temps. Motivation Le but premier de ce projet est d aider des entreprises en devenir a réaliser des produits performants avec des ressources réduites et un temps de développement compétitif. Les microcontrôleurs sont des modules indispensables à la réalisation de systèmes électroniques. Comme il est coûteux de les intégrer dans un système mono-puce, il est donc difficile pour une start-up ou une petite entreprise de rivaliser avec les plus grands de leurs compétiteurs disposant de ressources humaines et matérielles importantes. Mais après avoir constaté que ces microcontrôleurs, bien qu indispensables aux systèmes électroniques, ne sont en aucune manière un facteur de différenciation, il est devenu apparent qu il est possible de proposer une alternative attractive sous certaines conditions. Plutôt que d acheter un IP sous la forme de «netlist» et de s épuiser à l instancier aux côtés de son O8

110 PACA système, il est moins coûteux, plus rapide et bien moins risqué d acheter le microcontrôleur adéquat sous la forme d une puce produite en grand volume et de la connecter physiquement sans compromis à sa puce système grâce aux techniques reposant sur les vias traversants (STV, «Silicon Through Via»). Le premier système qui profitera de ce processeur est un projet d implant cochléaire fortement intégré qui utilisera un ensemble de technologies hétérogènes en assemblage 3D pour réaliser la chaîne de traitement audio complète depuis le microphone jusqu au nerf auditif en utilisant des techniques RFID pour transmettre l énergie et les données. Ce microcontrôleur, tel qu il est défini, pourra aussi constituer une plateforme de travail qui permettra à des étudiants de réaliser des projets ambitieux en utilisant, soit la description de haut niveau ou la description RTL pour en modifier le design, soit en programmant le contrôleur pour développer des applications logicielles. Le projet Nous proposons donc de réaliser un processeur adapté aux microsystèmes de très basse puissance tels que les implants médicaux, connectable au système à gérer grâce à ses vias traversants. Ce microcontrôleur sera réalisé en technologie asynchrone pour répondre au plus près aux exigences de fiabilité, de seuil de bruit ainsi qu à la très faible consommation demandée par les applications médicales. Cette technologie asynchrone offre un premier degré de liberté, par la variation de la tension d alimentation, il est en effet aisé de choisir sa vitesse de fonctionnement tout en limitant au plus près la consommation. De plus, en permettant d assembler très simplement jusqu'à 16 de ces processeurs génériques en un processeur multicoeur, nous offrons aussi la possibilité d ajuster la puissance de calcul à l application ciblée. Un même processeur peut donc répondre à des cahiers des charges très variés. Ce processeur générique peut donc être produit en grand volume dans les technologies les plus adéquates et être vendus à de nombreuses entreprises. Ces dernières pourront économiser leurs précieuses ressources et se concentrer avec plus d intelligence sur leur cœur de métier. Elles offriront à leurs clients plus rapidement et plus sûrement des produits compétitifs et différenciés qui n auront rien à envier à ceux de leurs plus grands rivaux. Un processeur générique se doit de pouvoir être utilisé dans une gamme de performances étendues. Grâce aux techniques asynchrones de type «Quasi Delay Insensitive», un tel processeur peut fonctionner à quelques khz à 0.5V et quelques dizaines de MHz à 2.5V. Cette grande tolérance de ce type de logique aux tensions d alimentation fournit une première réponse au besoin de couvrir un large spectre de performances. Nous proposons d équiper ces microcontrôleurs de 4 bancs de mémoires SRAM. L objet de nos travaux sera de déterminer une structure simple qui nous permettra de réaliser des processeurs multicoeur. L utilisateur pourra choisir de découper les tranches en blocs de 1, 2 ou 4 processeurs qui seront connectés au travers de la «scribe line». Ce premier type d association permet de réaliser un processeur multicoeur dans le plan horizontal sur la même tranche. Mais en assemblant en technologie 3D jusqu'à 4 processeurs, il sera possible d associer intimement les plans mémoires pour construire dans le plan vertical des processeurs multicoeur plus performants. Nous avons donc ici une seconde façon d étendre considérablement le spectre de performances de l ensemble. Cette proposition, illustrée à la figure 1, répond donc bien au besoin de généricité du processeur. O8

111 PACA Wafer Generic µc 3D bonded or not Bond 2, 3 or 4 wafers together? Saw in 1, 2 or 4 modules? You get YOUR scalable µcontroller with 1 to 16 cores Choose the supply V Vvoltage(s) You buy the performances YOU need Figure 1. Un même contrôleur générique offre une large gamme de performances Un premier exemple de processeur multicoeur est présenté à la figure 2. Microsystem using a quad flat µcontroller bonded on another IC SRAM Processor tick 0 sensor Quartz sensor tick IC System #0 #1 #2 #3 Off real time µcontroller slave µcontroller safety µcontroller hot spare µcontroller time Figure 2. Un microcontrôleur à 4 cœurs réalisé dans un plan horizontal O8

112 PACA Un microsystème utilisant un empilement de puces dédiées est présenté à la figure 3. Le microcontrôleur, dans cet exemple, utilise 2 puces de silicium assemblées avec des vias traversants. RF Flash data µc power address interfaces System + Figure 3. Un exemple de microsystème construit par assemblage 3D Perspectives Ce projet est en phase de définition. Il sera un des prochains projets coopératifs de la plateforme de conception CIM-PACA. Nous avons construit cette proposition de façon à ce qu elle soit la plus ouverte possible. Dès que nous aurons défini la structure et les paramètres géométriques de l empilement, ce projet coopératif recevra avec gratitude toute contribution à son succès! Références La société Tiempo de Grenoble est un leader dans le domaine de l asynchrone. Les travaux du professeur Marc Renaudin, co-fondateur de cette société et de ses anciens collègues du TIMA, font autorité dans les techniques de développement circuits numériques asynchrones. Ces travaux et leurs résultats ont servi et serviront de fondation et de référence à ce projet. O8

113 CIME Conception de SoC sur la plate-forme OCAE du CIME Nanotech Stephane Mancini, Mounir Benabdenbi, Regis Leveugle, Olivier Muller, Frederic Petrot October 29, 2010 Resume Au sein de CIME Nanotech, la plate-forme Objets Communiquant et Applications Embarquees (OCAE) met a disposition des enseignants/chercheurs l'ensemble de la cha^ne de conception et prototypage des systemes numeriques integres de type System on Chip (SoC) et System on Programable Chip (SoPC). La liere SLE de l'ensimag utilise cette ressource du CIME dans le cadre de projets de conception de SoC. Les applications visees concernent aussi bien le multimedia que les reseaux d'objets communicant ou encore la securite des systemes embarques. L'ensemble des logiciels et plate-formes de prototypage permet aux etudiants de decouvrir et mettre en oeuvre une cha^ne de conception depuis la specication haut niveau jusqu'a l'integration sur systeme programmable pour prototypage, en passant par des etapes de synthese haut niveau C-to-RTL, codesign logiciel/materiel et validation. Ainsi, les etudiants sont amenes a concevoir des prototypes de SoC composes de processeurs, IP d' acceleration materielle et logiciel associe-application et systeme d'exploitation embarque temps reel ou Linux embarque. Les publics vises par la plate-forme OCAE sont toutes les formations qui s' interessent a l'etude detaillee des interactions logiciel/materiel et aux communications entre systemes embarques. Ainsi sont naturellement concernees les lieres Systemes Electroniques Integres (SEI) de PHELMA, Systemes et Logiciels Embarques (SLE) de l'ensimag mais aussi la liere Signal Image Communication Multimedia (SICOM) de PHELMA et le Master Crypto UJF. Il est a noter que la plateforme OCAE accueille regulierement des sessions de formation continue. 1 Introduction L'accroissement de la complexite des System On Chip (SoC) et Multi Processor System on Chip (MPSoC) engendre de nouvelles problematiques methodologiques, aussi bien techniques qu'organisationnelles. En eet la complexite des systemes concus par les ingenieurs necessite d'une par la mise en place de ots de conceptions complexes, avec de longues boucles de conception/validation, avec des outils tres divers, allant de la synthese de haut niveau, les methodes formelles de validation, jusqu'au placement-routage de systemes pouvant contenir plusieurs centaines de millions, voire des milliards, de transistor. Chacune des etapes du ot de conception necessitant un haut degre de technicite. D'autre part il appara^t que la somme de connaissances et d'expertise implique dans de tels projet est telle que plus personne ne peut pretendre en ma^triser l'integralite et le partage de la connaissance devient un enjeu primordial. Dans ce contexte, la liere Systemes et Logiciels Embarques (SLE) de l'ensimag vise a former des ingenieurs a la conception des SoC. Au sein de ce cursus, les projets \Etude de cas d'implantation d'un SLE" ont pour vocation a faire decouvrir les dierentes facettes de la conception des SoC par une pratique intensive, puisque ce module recouvre 96H00, dont la moitie encadrees. Les dierents projets ont en commum les outils de developpements et couvrent de nombreux domaines applicatifs, depuis le traitement d'image, l'audio, la conception de systemes d'exploitation ou encore la securite des systemes embarques. A titre d'exemple, un projet de conception d'acceleration du lancer de rayon est presente en detail. 1 P6

114 CIME Spécification Spéficication fonctionnelle exécutive Implantation V V Architecture logicielle Application OS Compilation Exécutable Besoins Xst & Precision Synthesis Spécification produit Spécification Algorithmique Architecture Système XPS Structurel Système ISE Architecture matérielle IP Interfaces Synthèse logique Netlist BitFile RTL IP Placement routage HLS Opérateur de traitement CatapultC V V V V V V Simulation VHDL Modelsim V V V Test sur carte V Fig. 1 { Le ot de conception SoPC sur la plate-forme OCAE. Les outils Xilinx peuvent ^etre remplaces par l'environnement Altera. 2 Outils et methodologie L'objectif des projets proposes aux etudiant est de mettre en oeuvre une cha^ne complete de conception, jusqu'au prototypage sur un circuit programmable SoPC. Le choix s'est porte sur l'environnement XPS de la societe Xilinx et nous disposons de cartes d'evaluation de dierentes generations. Les systemes concus comportent tous une partie logicielle et materielle. 2.1 Vue globale du ot de conception Le ot de conception utilise par les etudiants est represente schematiquement sur la gure 1. Ce ot vise a concevoir des systemes logiciels et materiels dont un exemple est donne gure 3, page 6. Pour la plupart des projets, les etudiants partent d'une specication de haut niveau, le plus souvent a partir d'une application logicielle de reference ou m^eme de la description fonctionnelle et algorithmique du systeme a implanter. Dans une premiere phase les etudiants sont amenes a specier l'architecture systeme de leur projet et de detailler le partitionnement logiciel/materiel. Cette premiere phase est essentiellement \manuelle", les outils d'aide au partitionnement etant abordes dans d'autres modules de formation. Dans une seconde phase, les parties logicielles et materielles sont concues, d'abord separemment puis ensemble. Le developpement materiel suit un cycle de conception/implantation/verication propre, qui, par exemple, peut ^etre base sur des tests unitaires extrait de la specication algorithmique. Cette phase de developpement logiciel/materiel peut ^etre court-circuitee par un ot de synthese de haut niveau (HLS) qui permet de produire une description RTL d'operateurs materiels directement a partir d'un code C++, dans l'environnement CatapultC. Dans les deux cas, une attention particuliere est portee aux interfaces entre le logiciel et le materiel. La specication des methodes d'acces aux donnees par les operateurs de traitement est anee, en interaction avec l'architecture systeme (donnees en memoire locale, centrale, etc..). Les mecanismes de communication a travers les bus systeme PLB Coreconnect sont species, ainsi que les synchronisation par interruptions. 2 P6

115 CIME Une fois logiciel et materiel developpe, l'environnement XPS permet de produire une description structurelle complete du systeme. Cette description permet une premiere validation par simulation des interactions logiciel/materiel. Un Instruction Set Simulator (ISS) permet la simulation VHDL de l'execution sur la plate-forme materielle du code executable produit par la compilation du logiciel. Cette premiere validation necessite une simplication du logiciel applicatif, le plus souvent sans systeme d'exploitation. Une fois le systeme valide, les etapes classique de synthese logique puis placement/routage permettent de reproduire ces tests unitaires sur les cartes de developpement. 3 Exemples de projets 3.1 Securite et SoC Systeme securise a chirement asymetrique L'algorithme RSA est a la base de nombreux protocoles de securite. Il requiert toutefois des temps de calcul eleves, lorsqu'il est programme sur des processeurs typiques des systemes embarques. L'optimisation des performances conduit donc souvent a implanter un coprocesseur de chirement specialise. L'objectif de ce projet est de concevoir un tel accelerateur materiel et de l'inserer dans une plate-forme SoPC an d'evaluer le gain en performances obtenu. 2.2 OS embarque De nombreux projets font appels a des systemes d'exploitation deployes sur les processeurs presents dans les FPGA Xilinx. Le processeur PowerPC, ainsi que les derniere version de MicroBlaze, permettent l'utilisation du noyau Linux. Ce noyau est deploye en installant \Buildroot", un environnement de cross-compilation et de generation du systeme de chier racine base sur uclibc, une version legere de la libc. En plus d'un crosscompilateur utilise pour compiler le noyau, les drivers et les applications, cet environnement genere le systeme de chier et tous les services necessaires au fonctionnement de l'os. Cet environnement permet de faire fonctionner sur les cartes de developpement tout logiciel s'executant sur un OS Linux/Unix sur PC, les performances mises a part. L'avantage majeur de la mise en place d'un tel OS est de faciliter les communications avec la station de developpement. En eet, une liaison ethernet entre le PC et la carte permet la mise en place de l'echange de chiers gr^ace au protocole NFS. Ainsi, les resultats des calculs sur les operateurs de traitement peuvent ^etre directement stockes dans des chiers pour comparaison avec des resultats de reference sur la station de developpement Systeme securise recongurable dynamiquement Un nombre croissant de systemes embarques doit prendre en compte des contraintes de securite, impliquant l'usage de coprocesseurs de chirement bases sur dierents algorithmes. Une architecture recongurable dynamiquement permet de pallier au manque de ressources. Le coprocesseur implante est alors deni tout au long de l'application de l'execution en fonction des besoins, et change lorsque necessaire. L'objectif du projet est d'implanter une telle architecture permettant de changer l'algorithme de chirement a la volee. 3.2 Securite de fonctionnement En regard de la complexite des SoC et MP- SoC, il n'est plus possible de garantir que 100% des composants materiels presents sur la puce seront sans defauts. Les defauts peuvent ^etre detectes soit au moment de la fabrication (en usine), soit apres mise en service (dans l'equipement), suite a un phenomene de vieillissement premature. Il est donc devenu primordial de pouvoir, en cours de fonctionnement, pouvoir collecter dierentes informations fournies par les capteurs repartis dans le systeme, les analyser et prendre la decision qui s'impose. 3 P6

116 CIME Coprocesseur de monitoring supportant la norme IEEE 1687 Pour repondre au probleme de la collecte d'information, un standard denissant une interface d'acces aux dierents c?urs integrant des informations (grandeurs physiques et/ou compteurs d'activite) a vu depuis peu le jour. Il s'agit du standard IEEE 1687 appele aussi IJTAG Detection d'erreurs transitoires par analyse de signature logicielle (Control Flow Checking) pour systemes multi-t^aches Le comportement de l'application peut aussi ^etre altere suite a un changement d'etat d'un point memorisant du systeme provoque par une particule ionisante (SEU pour Single Event Upset). Pour eviter un comportement inattendu (voire l'arr^et complet) de l'equipement suite a l'apparition d'une faute, il est donc necessaire de prevoir des mecanismes distribues de detection en ligne de fautes, d'arr^et synchronise des t^aches et de reprise rapide de l'execution du programme a partir d'un etat sain (on line detection, checkpoint and rollback). 3.3 Acceleration materielle et HLS Visionneuse de fractale sur un systeme processeur-coprocesseur specialise Les fractales sont des courbes irregulieres crees a partir de fonctions iterees ou recursives. Pour calculer un fractal, il faut donc bien souvent repeter un calcul simple, mais neanmoins tres precis, un grand nombre de fois. L'objectif de ce projet est de deployer une application de visionneuse de fractale sur un systeme embarque sur FPGA et d'utiliser un outil de synthese d'architecture pour mettre en oeuvre un coprocesseur materiel dedie Synthese vocale sur un systeme processeur-coprocesseur specialise La synthese vocale permet de recreer une parole a partir des textes fournis en entree. Le but de ce projet est de deployer l'application de synthese vocale espeak sur un systeme embarque sur FPGA et d'utiliser un outil de synthese d'architecture pour mettre en oeuvre un coprocesseur materiel dedie Acceleration de la 3D RayTracing Ce projet est detaille section Systeme d'exploitation Driver Linux pour interface reseau Remote-DMA Le Remote-DMA (RDMA), est un protocole reseau permettant de reduire les copies subies par un message qui arrive sur un port reseau. Dans un schema classique, un message IP entrant est copie depuis un buer vers les couches reseau superieures pour nalement arriver dans l'espace memoire virtuel du processus applicatif. Avec RDMA, le message arrive directement a une adresse physique contenue dans l'en-t^ete du message. Cette adresse peut ^etre etablie au prealable par une architecture client-serveur Portage de DNA sur Microblaze DNA est un systeme d'exploitation developpe par l'equipe TIMA-SLS. Il implemente toutes les fonctionnalites classiques d'un OS, notamment : Le support multiprocesseur (SMP) Le multithreading Les interruptions & exceptions Les entrees/sorties Il repose entierement sur un HAL specie ulterieurement qui permet de separer l'os de l'architecture. Dans ce projet, le HAL sera concu pour le processeur MicroBlaze. 4 Projet \3D Ray-Tracing" Le lancer de rayon, ou \Ray-Tracing", est une application graphique attractive car les resultats sont directement visualisables. Cette ap- 4 P6

117 CIME Lumière Scène Rayon d éclairage Rayon secondaire Rayon primaire Pixel Observateur Ecran Fig. 2 { Principe du lancer de rayon plication met en jeu tous les aspects de la conception des SoC, depuis la description algorithmique du traitement jusqu'a la realisation d'un prototype. Le lancer de rayon a pour objectif de faire de la synthese d'image photo-realiste: par calcul, une image est produite a partir d'une scene composee d'objets, chacun etant representes par un maillage de triangles. L'image obtenue correspond au point de vue d'une camera placee dans cette scene, comme illustre par la gure 2. An d'obtenir des eets photorealistes, l'image est calculee en simulant le trajet de la lumiere dans la scene. Plus exactement, pour calculer l'intensite lumineuse d'un point du capteur de la camera virtuelle, c'est le trajet inverse de la lumiere arrivant en ce point qui est simulee. Pour chaque pixel de l'image produite, l'algorithme genere un rayon de lumiere passant par ce pixel et la focale de la camera, ce rayon est dit rayon primaire. L'objet vu en ce pixel est trouve en calculant l'intersection entre le rayon et les objets de la scene, c'est a dire avec tous les triangles qui composent cette derniere. L'objet vu est celui dont l'intersection avec le rayon est la plus proche de la focale. Comme l'intensite lumineuse produite par cet objet depend de son eclairage, des rayons de lumiere sont a nouveau envoyes dans la scene an determiner les eventuelles occlusions des sources de lumiere, ce sont les rayons d'eclairage. Des eets de reexion et refraction peuvent aussi ^etre obtenus en lancant recursivement les rayons reechis et refractes inverses, dits rayons secondaires. L'algorithme s'arr^ete soit sur un critere d'arr^et soit lorsqu'une profondeur de recursion maximum est atteinte. Il est comprehensible que le calcul d'intersection entre un rayon et un triangle est un des goulots d'etranglement de cet algorithme et que son acceleration materielle est necessaire. Un premier partitionnement logiciel/materiel conduit a l'architecture representee gure 3. Un accelerateur (ou IP) d'intersection rayon/triangle est gere par un processeur PowerPC qui fait le reste des calculs (lecture de la scene, generation des rayons, calculs d'eclairage, etc... ). Cet accelerateur prend en entree une liste de rayons ainsi qu'une liste de triangles et determine s'il y a intersection entre chacun des rayons et chacun des triangles. Traiter les donnees en paquets permet un meilleur recouvrement des calculs et des communications logiciel/materiel. En eet, comme cet accelerateur permet le calcul d'une intersection en 4 cycles d'horloge 1, la duree d'un simple calcul d'intersection serait minoree par le co^ut de l'ecriture des donnees puis la synchronisation par interruption. Il est a noter qu'une autre strategie aurait put consister en l'utilisation du calculateur d'intersection 1 Une soixantaine d'operations arithmetiques sont necessaires au calcul d'une intersection/rayon, ce qui correspond a une centaine d'instructions d'un processeur classique 5 P6

118 CIME SDRAM Reference IP 32b IP 18b Ctl Interupt 32 OPB IOCM FPGA Processeur PPC Ctl SDRAM DOCM PLB 64 BRAM Inter. Ray Triangle Sortie VGA Fig. 3 { SoC pour le lancer de rayon comme co-processeur du coeur PowerPC. Du fait de la complexite de l'application, les dierentes etapes sont abordees par differents bin^omes, sur plusieurs annees. Le tableau 1 donne les resultats de calculs d'intersection produits par une IP concue dans l'environnement HLS CatapultC par un bin^ome d'etudiants. Les images sont produites par l'environnement de simulation concus par les etudiants. Elles illustrent l'eet de la precision des calculs sur la qualite des resultats. An de comparers les methodes de conception classiques et la HLS, d'autres bin^omes se sont essayes a concevoir une IP en ecrivant le RTL d'une architecture pipeline. L'integration de l'operateur d'intersection rayon/triangle dans un systeme complet est un nouveau projet. L'objectif est de pouvoir recuperer le code de l'application de reference, qui fonctionne sous Linux, et de remplacer les fonctions logicielles de calcul d'intersection par un appel a un driver contr^olant l'operateur materiel. 5 Conclusion Tab. 1 { Comparaison entre references et resultats de la HLS de l'operateur d'intersection rayon/triangle, pour dierentes precisions des calculs (32b/18b) ception des SoC et a la transmission des connaissances: ils doivent faire face a des codes et rapports precedants, sans que les personnes a leur origine ne soient la puis doivent eux-m^eme produire des documents exploitables par leurs successeurs. Nous avons pu constater que les etudiants qui prennent en main les outils HLS arrivent rapidement a des resultats du fait de l'environnement integre de CatapulC. Cet environnement permet la simulation de l'ip dans un programme identique a celui utilise pour valider l'algorithme initial. De ce fait, il est plus aise de fournir des donnees au calculateur puis de recuperer les resultats pour comparaison avec une reference. Cependant, le parametrage de l'outil HLS et la grande variabilite au code d'entree, pour un algorithme donne, rend dicile la generation d'une architecture ecace sans un minimum de recul. La diversite des outils et cartes d'emulation fournies par la plate-forme OCAE permet l'experimentation de nombreux ots de developpements, de la conception jusqu'au prototypage. La formation a la conception des SoC par la pratique est rendue possible gr^ace aux outils de prototypage. La quantite d'informations et de connaissances necessaires rend dicile la mise en place de projets utilisant l'ensemble du ot de conception. Des projets qui s'etalent sur plusieurs annees pourraient aider les etudiants a comprendre les dicultes liees a la con- 6 P6