Thèse. Présentée devant L Institut National des Sciences Appliquées de Lyon

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1 N d ordre : 2005-ISAL Année 2005 Thèse Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON Présentée devant L Institut National des Sciences Appliquées de Lyon Formation doctorale : Dispositif de l Electronique Intégrée Ecole doctorale : Electronique, Electrotechnique, Automatique Pour obtenir le grade de docteur Par Daniel CHANEMOUGAME Ingénieur de l INSA de Lyon Soutenue le 16 Décembre 2005 devant la Commission d Examen : M. Gérard GHIBAUDO Président M. Adrian IONESCU Rapporteur M. Jean Luc AUTRAN Rapporteur M. Abdelkader SOUIFI Directeur de thèse M. Thomas SKOTNICKI Co-Directeur de thèse Mme Malgorzata JURCZAK Examinatrice M. Andreas WILD Invité M. Stéphane MONFRAY Invité Thèse préparée en collaboration avec le Laboratoire de Physique de la Matière de l INSA de Lyon et STMicroelectronics, 850 rue Jean Monnet, Crolles Cedex.

2 Sommaire Avant-propos 6 Glossaire 10 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourrat-on aller et comment? Le transistor MOS conventionnel Principe et structure de base Tension de seuil et régimes de fonctionnement Faible inversion et caractéristiques sous le seuil Forte inversion Graphe I ON/I OFF et spécifications des familles technologiques Effets parasites du transistor fortement submicronique Les effets canaux courts : SCE et DIBL Les résistances séries Déplétion de grille et quantification des porteurs de la couche d inversion : définition de l EOT Les fuites de grille Repousser le bulk jusqu à ses dernières limites Améliorer le contrôle des effets canaux courts Augmentation locale du dopage canal : implantation des poches Limiter la diffusion des extensions : jonctions ultra fines et recuits rapides Améliorer le courant de saturation Supprimer la déplétion de grille : introduction à la grille métallique Limiter les fuites de grille : les diélectriques à haute permittivité Introduction de contraintes mécaniques dans le canal de conduction SOI et SON : canal de conduction mince sur isolant ou le contrôle intégré des effets canaux courts Le transistor complètement déplété Le FDSOI : avantages et difficultés technologiques Avantages supplémentaires Uniformité de la couche active de silicium des plaques SOI L épaisseur de l oxyde enterré L isolation latérale La siliciuration des films minces Le SON : intérêt technologique Description des étapes technologiques principales du SON Contrôle de effets canaux courts : pourquoi des films minces? Impact de l épaisseur du canal de conduction Impact de l épaisseur du diélectrique enterré et effet ground plane La plateforme technologique SON...44

3 Sommaire Le SON : une technologie robuste Contrôle des procédés technologiques et performances Mémoires SRAM et oscillateurs en anneaux Pourquoi co-intégrer du SON avec du bulk et comment? Au-delà du 32nm : le transistor à grilles multiples par le SON Bilan Chapitre 2 Technologie SON et architectures SOI localisé Le SON sans rupture de canal Principe et description générale Réalisation et développement des étapes technologiques clés Formation de la zone active : les épitaxies sélectives Utilisation d un procédé CMOS standard jusqu au module de grille Ouverture de l accès au SiGe : la deuxième photo active réalignée Accès au SiGe : gravure des jonctions La gravure sélective isotrope du SiGe a) Principe b) Cas particulier du SON sans rupture de canal c) Exemple de gravure sur le SON sans rupture de canal Le remplissage du tunnel par le diélectrique et formation des espaceurs L épitaxie des source et drain surélevés Discussion sur résultats électriques Dispositifs isolés Point mémoire SRAM à 6 transistors fonctionnel Amélioration du procédé : l épitaxie Source/Drain surélevées avant la gravure sélective du SiGe Co-intégration du SON sans rupture de canal avec du bulk conventionnel Le SON sans STI Principe et intérêts Mise au point des étapes technologiques clés Définition des zones actives par gravure anisotrope et conséquences d une mauvaise gravure La gravure sélective du SiGe Exemples de réalisations morphologiques Perspectives : le SON sans STI et le PRETCH Principe du PRETCH Application sur le SON sans STI : suppression de la 2 e photo active Validation du concept : gravure sélective du SiGe Bilan

4 Sommaire Chapitre 3 Transport dans les films ultra minces : mobilité des porteurs dans la couche d inversion et modification de la structure de bandes Transport dans le silicium : phénomènes et éléments de base Structure de bande du silicium Transport stationnaire Conduction à faible champ latéral : Loi d Ohm et mobilité Conduction à fort champ latérale : saturation de la vitesse des porteurs Transport non stationnaire La couche d inversion : un gaz bidimensionnel (2D) de porteurs Les principaux mécanismes d interactions (scattering) des porteurs Interactions Coulombiennes Interactions avec les impuretés ionisées Interactions avec les charges d interface et les charges piégées dans SiO Interactions avec les rugosités de surface Interactions avec les phonons Effets spécifiques des canaux Si ultra minces sur le transport Impact de l'épaisseur du canal sur la structure de bande Impact de TSi sur la mobilité et les différents mécanismes d interactions Effet du peuplement majoritaire d un type de sous-bandes sur la mobilité Effet de E et de la limitation de la couche d inversion sur les interactions avec les phonons Effet du rapprochement de l interface canal/oxyde enterré sur les interactions coulombiennes Impact de la deuxième interface sur les interactions globales avec les rugosités de surface Contraintes et déformations mécaniques dans le canal de conduction Impact des contraintes sur la structure de bande et sur les masses effectives Contraintes et déformations biaxiales Contraintes et déformations uniaxiales a) Stress uniaxial selon L b) Stress uniaxial selon W Le canal en tension biaxiale: cas du Si sur substrat SiGe relaxé Stress uniaxial selon L dans le canal de conduction Compression uniaxiale : cas des Source/Drain SiGe Tension uniaxiale : cas de la couche d arrêt de gravure contact (CESL) Bilan : canal Si ultra mince sur isolant et Si contraint pour les générations futures Effets du dopage canal : nécessité du transistor FD intrinsèquement plus robuste aux effets canaux courts Forte inversion : intérêt des canaux contraints face au bulk relaxé et au transistor FD relaxé Relation entre mobilité à faible champ et courant de saturation : impact de la saturation de vitesse des porteurs

5 Sommaire Vers le transistor MOS simple grille ultime Chapitre 4 Evaluation des effets quantiques sur les dispositifs SON à canal de conduction ultra mince Effets de la quantification sur un TMOS SON ultra mince Quantification des niveaux d énergie Modification de la condition d inversion forte Effet de l épaisseur du canal de conduction sur la charge d inversion Le modèle Density-Gradient Principe et intérêt Evaluation avec Density gradient Quantix : solveur 2D par éléments finis des équations couplées Schrödinger-Poisson Principe et intérêt de la résolution couplée Schrödinger-Poisson Résolution couplée Schrödinger-Poisson pour un système unidimensionnel Résolution couplée Schrödinger-Poisson pour un système bidimensionnel Evaluation avec Quantix Discussion Comparaison de Quantix avec Density-Gradient Mécanismes de la remontée de tension de seuil et effet du dopage Résultats expérimentaux et confrontation à la littérature Modélisation de la remontée de tension de seuil Blocage de Coulomb dans les transistors SON Principe du transistor à un électron Obtention d une boîte quantique dans un transistor SON Mise en évidence du blocage de Coulomb des NMOS SON Conclusion Bilan Chapitre 5 De l architecture SON au PMOS hautes performances : Nouveau concept de contraintes mécaniques Principe et réalisation de la structure Concept de départ Réalisation technologique et co-intégration Formation de la zone active Utilisation d un procédé CMOS standard jusqu aux espaceurs Gravure des jonctions source et drain Reformation des jonctions source et drain par épitaxie sélective de silicium

6 Sommaire La profondeur de gravure jonction : une étape critique pour la reformation des source et drain Co-intégration avec des transistors bulk conventionnels Origines et type de la contrainte mécanique Action du SiGe enterré sur le canal Si Modélisation de la structure et impact des étapes clés Simulations mécaniques par éléments finis Combinaison avec l effet du STI : compression biaxiale Compression biaxiale : origines théoriques du gain en mobilité Performances et caractérisation électrique Les performances Impact de la largeur du transistor Impact de la longueur du transistor Possibilité de conduction dans le SiGe Le SiGe enterré : autres possibilités de l hétérojonction Si/SiGe Hypothèse balistique : modification de la vitesse d injection Hypothèse de l îlot de silicium Bilan Conclusions et perspectives 205 Bibliographie 210 5

7 Avant-propos Avant-propos Plus de 20 ans que le transistor MOS à effet de champs a été inventé, 10 ans que l idée de l intégrer sur silicium fait son chemin. Mais 1971, c est le premier microprocesseur fabriqué par Intel, autant dire un formidable coup d accélérateur qui propulse le monde dans l ère du VLSI, ou intégration à très large échelle : plus rapide, plus dense et moins cher. Dès lors, la progression de la technologie CMOS sera infernale et constante pendant plus de trente ans et ce, avec un seul objectif dicté par la loi de Moore : doubler la densité d intégration tous les deux ans. Les secteurs militaire et de l aérospatiale étaient alors les premiers demandeurs, notamment pour le développement des missiles balistiques intercontinentaux et le programme Apollo. Dès 1970, la jeune industrie du semiconducteur change de locomotive et passe à la naissante informatique de bureau. Les entreprises s équipent et jusqu au début des années 90, ce secteur représentera plus de la moitié de la demande. Le PC monte en puissance et commence une timide percée vers le grand public. Internet et le téléphone portable finiront ensuite de balayer les dernières hésitations en démocratisant ces "hautes technologies" aux yeux du public. Aujourd hui, avec l explosion de la vidéo et de la photo numérique, des consoles de jeux toujours plus puissantes, la microélectronique s installe pour de bon à la maison...et dans nos poches, mobiles 3G, clés USB, lecteurs MP3 et autres "jukebox" Ainsi, initialement orientés vers le monde professionnel, les nouveaux produits s inspirent maintenant des besoins du consommateur "global", et ce qu il convient d appeler l électronique de consommation constitue désormais près de la moitié des ventes de semiconducteurs. Autre secteur, l automobile. Après des débuts timides vers 1990, avec les premières générations d ABS et d injection électronique sur les modèles haut de gamme, qui imagine aujourd hui un véhicule sans électronique embarquée? Sur le modèle le plus simple qui dispose de l ABS et d airbags, de l injection à la radio, en passant par l allumage des phares, tout est multiplexé et géré par un calculateur. Le plus évolué vous guide par GPS, corrige les trajectoires, analyse la route pour adapter la suspension, utilise des infrarouges pour voir la nuit... Plus rapide, plus dense et moins cher, maîtres mots d une industrie qui est ainsi depuis maintenant 35 ans un formidable moteur du progrès et constitue le cœur des plus grandes avancées technologiques et scientifiques. Avec la puissance de calcul nécessaire mise à leur portée, les chercheurs en génétique ont fait un bond en avant considérable en décodant une partie importante du génome humain, permettant ainsi d accomplir de véritables miracles dans le traitement des maladies. De manière générale, c est la compréhension de toutes les sciences du vivant qui profite directement de la technologie des semiconducteurs. Pendant que certains jouent aux jeux vidéo, des chercheurs observent le cerveau humain en activité avec pratiquement la même technologie. Les neurosciences font ainsi des découvertes fondamentales sur le fonctionnement du cerveau humain. Les applications sont déjà là et toutes aussi fondamentales, par exemple, comprendre les mécanismes de la mémoire pour déterminer les conditions d enseignement les plus favorables à l école. C est donc la société dans son ensemble qui est profondément modifiée. Et aujourd hui, nous en sommes témoins plus que jamais. 6

8 Avant-propos Toutes ces avancées semblent acquises, et nous sommes arrivés au point de penser que demain, d autres merveilles technologiques nous attendent déjà, plus encore, qu elles sont inévitables. Cependant, il faut rappeler une fois encore que les fulgurantes réussites de la microélectronique ne tiennent qu à une seule chose : le gain en densité et la miniaturisation des circuits intégrés, de génération en génération, avec le rythme régulier mais soutenu imposé par la loi de Moore. A titre de comparaison, à la fin des années 70, un vol commercial entre New York et Paris coûtait l équivalent de 800 et durait sept heures. Si l industrie aéronautique appliquait la loi de Moore, Paris-New York se ferait aujourd hui en moins d une seconde et pour un centime d euro Durant toutes ces années, les ingénieurs et les chercheurs ont pu assurer cette performance en réduisant les dimensions du transistor MOS, la brique élémentaire de la logique CMOS. Le transistor conventionnel a donc toujours permis de suivre la loi de Moore, mais à l heure où un grain de riz est plus cher à produire qu un transistor, il semble que nous allons au devant de complications. Il y a en effet des limites à la réduction des dimensions, des limites physiques, technologiques et économiques. Un consensus général existe sur le fait que la technologie CMOS actuelle les aura atteintes définitivement autour de Ce sera alors l ère des nanotechnologies. Si de nouvelles percées technologiques n auront pas été faites d ici là, incluant de nouveaux matériaux, de nouveaux concepts de dispositifs, et des nouvelles méthodes d intégration, la progression de la technologie du semiconducteur ralentira considérablement, entraînant avec elle les autres secteurs. Mais soyons optimistes, 15 ans, c est justement le temps moyen pour passer du stade de recherche embryonnaire sur une nouvelle technologie au stade d industrialisation. Ce défi là est monumental, mais dans un premier temps, un autre plus urgent nous attend : mener le CMOS jusqu à son évolution ultime en Le transistor MOS est sur le principe un interrupteur électrostatique, commandé par une grille autorisant le passage ou non, de porteurs de charge dans un canal entre deux réservoirs : la source et le drain. Il y a donc deux états, bloqué ou passant. Lorsque la longueur de grille est courte (typiquement inférieure à 100nm), l intégrité électrostatique n est plus assurée, et la commande est dégradée : ce sont les effets canaux courts. Autrement dit, lorsque la longueur de grille est inférieure à 100nm, les extensions de source et de drain sont si proches que le couplage électrostatique est suffisamment fort pour que les porteurs transitent entre source et drain de manière totalement incontrôlée, induisant ainsi un courant de fuite parasite. Avec une épaisseur désormais proche du nanomètre pour augmenter les performances, l oxyde de grille est une autre cause d effet parasite. Le courant de fuite par effet tunnel à travers l oxyde est assez fort pour dégrader les performances. Tous ces courants de fuite participent à l augmentation de la consommation d énergie du transistor au repos, ce qui impacte directement les applications mobiles. Les solutions utilisées jusque là ont des effets antagonistes. Par exemple, le dopage du canal peut être augmenté pour réduire les effets canaux courts et donc, les courants de fuite (I OFF ). Cependant, ce dopage dégrade la mobilité des porteurs dans le canal et en même temps, le courant de saturation de l état passant (I ON ). La principale difficulté est donc qu il faut sans 7

9 Avant-propos cesse jouer sur le compromis I ON /I OFF pour satisfaire les spécifications de l ITRS, ce qui a d ailleurs mené à la création de familles de transistors spécialisés. Toutefois, les fruits des recherches entamées il y a maintenant plus de 10 ans commencent aujourd hui à être récoltés. C est le cas du silicium contraint, qui a littéralement explosé ces deux dernières années, en permettant d augmenter la mobilité des porteurs grâce à la contrainte mécanique. D autres innovations technologiques nées des recherches antérieures, comme les diélectriques High K (diélectrique haute permittivité) et la grille métallique, ne sont pas encore disponibles pour l industrialisation, mais sont destinées à remplacer le module de grille. Ainsi, pour la première fois depuis plus de 30 ans, la silice, qui a grandement participé au succès du CMOS sur Si, est sur le point de céder la place et ce, d ici la fin de la décennie, avec une forte probabilité entre 2006 et Néanmoins, malgré toutes ces innovations, le transistor MOS conventionnel reste limité par son architecture, et la réduction de ses dimensions n est plus compatible avec le contrôle des effets canaux courts. Le développement de tels transistors pour les nœuds technologiques au-delà du 45nm semble être compromis. C est là qu intervient une alternative nouvelle : le transistor complètement déplété (FD, Fully Depleted) à canal de conduction mince sur isolant, telles que le FDSOI (Fully Depleted Silicon On Insulator) et le SOI localisé obtenu par la technologie SON (Silicon On Nothing). Ces transistors offrent un contrôle intégré des effets canaux cours, propriétés du canal de conduction mince sur isolant, et permettent de ce point de vue d étendre la réduction des dimensions. Les travaux effectués durant cette thèse visent donc cette problématique et proposent en particulier des architectures nouvelles basées sur la technologie SON et le concept du SOI localisé. Le but est de démontrer leur potentiel dans la perspective du CMOS ultime d un point de vue technologique et électrique, tout en examinant les différents aspects du transport dans les canaux de conduction ultra minces obtenus avec cette technologie. Les principes de base du transistor MOS conventionnel sont rappelés dans le chapitre 1, ainsi que les différents effets parasites émergeant avec la réduction des dimensions. Les mécanismes en jeu seront analysés afin de mieux comprendre les méthodes permettant de prolonger la vie du MOS conventionnel et leurs limites. Ceci nous amènera naturellement aux transistors à canal de conduction mince sur isolant, pourquoi ils offrent un meilleur contrôle des effets canaux courts, en quoi consiste la technologie SON et pourquoi elle permet d aller plus loin que le FDSOI. Le chapitre 2 détaille les deux nouvelles architectures dites "SOI localisé" basées sur la technologie SON. Les différences avec le transistor SON standard seront clairement établies. En particulier, la mise au point des différentes étapes technologiques clés, sur chacune des architectures, sera analysée afin de mieux appréhender le fait que ces intégrations sont particulièrement adaptées à la réduction des dimensions et à la co-intégration avec le transistor conventionnel. Nous verrons les résultats électriques et morphologiques dans la SRAM et comment l intégration peut être améliorée pour accroître la robustesse des dispositifs. 8

10 Avant-propos Le chapitre 3 aborde le problème du transport des porteurs et spécialement dans un canal de conduction ultra mince sur isolant comme le propose le SOI localisé. Nous tentons ainsi de donner l ensemble des éléments permettant de comprendre le transport dans un transistor moderne, notamment les effets de transport hors équilibre et les interactions que subissent les porteurs, pour déterminer les leviers technologiques susceptibles d améliorer les performances. Les effets des contraintes mécaniques et de la quantification des porteurs seront donc analysés afin de cerner le potentiel de l architecture à canal ultra mince pour les générations ultimes. Dans la suite du chapitre 3, le chapitre 4 met l accent sur les effets quantiques émergeant dans les canaux ultra minces. Pour cela, deux simulateurs numériques seront utilisés, un simulateur commercial, et un simulateur Poisson-Schrödinger 2D qui servira de référence pour la prise en compte des effets quantiques. Cette étude porte principalement sur l impact des effets quantiques sur la répartition des porteurs de la couche d inversion, et donc sur la tension de seuil des transistors complètement déplétés (FD). Une comparaison à des données expérimentales permettra de valider les conclusions quant à l impact de la quantification pour l utilisation de l architecture FD (SON/FDSOI/SOI localisé) pour les longueurs de grille les plus agressives. Finalement, le dernier chapitre est consacré à un nouveau concept d architecture PMOS haute performance issu de la technologie SON. La réalisation d un tel transistor sera décrite, ainsi que le concept à l origine des contraintes mécaniques grâce aux simulations mécaniques. Enfin, une partie sur le transport permettra d expliquer le gain de performance, le tout appuyé par les résultats électriques. Cette étude a été réalisée en collaboration avec le Laboratoire de Physique de la Matière de l INSA de Lyon et le groupe de R&D avancée du site de STMicroelectronics à Crolles, dans le cadre du CCMC regroupant les activités de recherche du site et du CEA-LETI et dans le cadre du partenariat stratégique de l alliance Crolles 2 avec Philips Semiconductors et Freescale Semiconductors. 9

11 Glossaire Glossaire B, β BOX β Buried Oxide Oxyde enterré Paramètre de fit de la transformation Tension Dopage C CMOS CMP CVD Complementary MOS Architecture MOS complémentaire Chemical Mechanical Polishing Polissage mécano-chimique Chemical Vapor Deposition Dépôt chimique en phase vapeur C dep Capacité de déplétion C OX Capacité d oxyde D,, δ DIBL d Drain Induced Barrier Lowering Abaissement de barrière induite par le drain Déplétion de grille DRAM Dynamic Random Access Memory Mémoire dynamique à accès aléatoire 10

12 Glossaire <d> Déplétion de grille moyenne δ Facteur d effet de substrat L Diffusion latérale des extensions E, ε EOT Effective Oxide Thickness Epaisseur d oxyde effective <EOT> Epaisseur d oxyde effective moyenne E C Energie du niveau de conduction E F Energie du niveau de Fermi E I Energie du niveau intrinsèque E V Energie du niveau de valence εox Permittivité relative de l oxyde ε SI Permittivité relative du silicium ε 0 Permittivité du vide F, FD-MOSFET Fully Depleted MOSFET MOSFET totalement déplété 11

13 Glossaire FDSOI Fully Depleted Silicon On Insulator Silicium sur isolant totalement déplété G g m Transconductance GAA Gate All Around grille enrobante H HP High-performances Hautes performances I I B Courant de substrat (bulk) I D Courant de drain I G Courant de grille I OFF Courant de drain à l état OFF I ON Courant de drain à l état ON ITRS International Technological Roadmap for Semiconductors I S Courant de source I TH Courant de seuil K, k Coefficient de Boltzman K B Coefficient de substrat 12

14 Glossaire L, λ L Longueur du transistor L elec Longueur électrique du transistor LDD Lowly Doped Drain Drain faiblement dopé, désigne les extensions de source et de drain LP Low Power Basse consommation M, µ MEB Microscope Electronique à Balayage MOS Metal Oxide Semiconductor Métal Oxyde Semiconducteur MOSFET MOS Field Effect Transistor Transistor à effet de champ de type MOS µ Mobilité des porteurs µ 0 Mobilité à faible champ des porteurs N nmosfet N-type MOSFET MOSFET de type N N canal / N ch Concentration de dopants dans le canal de conduction 13

15 Glossaire N B Concentration de dopants dans le substrat (B=bulk) P PD-MOSFET pmosfet Partially Depleted MOSFET MOSFET partiellement déplété P-type MOSFET MOSFET de type P Q q Charge élémentaire de l électron Q dep Densité de charges de déplétion Q INV Densité de charges d inversion R, RTA RTO Rapid Thermal Annealing Recuit thermique rapide ou recuit flash Rapid Thermal Oxidation Oxydation thermique rapide ou oxydation flash R S Résistance série ρ Résistivité du matériau S S Pente sous le seuil 14

16 Glossaire SCE S/D Short Channel Effect Effet canal court Source/Drain SIA SIMS SON SOI SRAM STI Semiconductor Industry Association Association de l industrie du semiconducteur Secondary Ion Mass Spectroscopy Spectroscopie de masse à ion secondaire Silicon On Nothing Silicium sur «rien» Silicon On Insulator Silicium sur isolant Static Random Access Memory Mémoire statique à accès aléatoire Shallow Trench Isolation Isolation par tranchées peu profondes T T Température t DEP Profondeur de déplétion dans le substrat TEM TEOS Transmission Electron Microscope Microscope électronique à transmission TetraEthylOrthoSilicate t BOX Epaisseur de diélectrique enterré 15

17 Glossaire t OX Epaisseur d oxyde de grille t DG Epaisseur de déplétion dans la grille T q Epaisseur de déplétion quantique dans le substrat T Si Epaisseur de silicium du canal de conduction U U T Température électrique ULSI Ultra Large Scale Integration Intégration à échelle ultra large V V B Tension de substrat (bulk) V D Tension de drain V DD Tension d alimentation VDT Voltage-Doping Transformation Transformation Tension-Dopage V FB Tension de bandes plates V G Tension de grille V inj Vitesse d injection 16

18 Glossaire V T Vitesse thermique V th Tension de seuil V th0 Tension de seuil du transistor long V S Tension de source W W Largeur du transistor X X J Profondeur des extensions Z ZA Zone active 17

19 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? Après un bref rappel sur le principe du transistor MOS, ce chapitre introduit les bases de la compréhension de tout ce qui motive cette étude. Ainsi, nous verrons pourquoi, aujourd hui, les défis de la microélectronique sont et seront plus difficiles à relever. Pourquoi des effets parasites font leur apparition lorsque les dimensions sont réduites, pourquoi certains éléments en place depuis plus de 30 ans doivent être changés et finalement, pourquoi il est de plus en plus question de "survie" du transistor MOS conventionnel. Les méthodes pour optimiser le MOS conventionnel seront analysées et permettront de mieux saisir ses limites et les efforts de développement qu il reste encore à fournir. Ceci nous mènera naturellement vers de nouvelles architectures, basées en particulier sur le SOI (Silicon On Insulator), et la technologie SON (Silicon On Nothing), alternative douce, mais avec son lot de petites révolutions qui fait partie de la famille des transistors complètement déplétés. La loi de Moore trace le chemin à suivre depuis 35 ans, est-ce possible de continuer, comment, et avec quelles technologies?

20 Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu où pourra-t-on aller et comment? 1.1 Le transistor MOS conventionnel Principe et structure de base Le transistor MOS (Metal Oxyde Semiconducteur) est la brique élémentaire de la technologie CMOS. Son fonctionnement repose sur le principe d un interrupteur commandé. Deux réservoirs de porteurs de charge, la source et le drain (S/D), sont séparés par une barrière de potentiel constituée par le canal. Cette barrière est contrôlée par la 3 e électrode, la grille, qui est séparée du canal par l oxyde de grille constituant ainsi une capacité MOS. Si la barrière est suffisamment élevée, les porteurs ne peuvent pas passer de la source au drain, le transistor est bloqué. Si la barrière est basse, un canal se forme et le transistor est passant. Le passage des porteurs d un réservoir à l autre peut alors avoir lieu si un champ électrique latéral les entraîne de la source au drain, d où la polarisation de drain. a) L b) Ec source N W S/C grille canal P qφ d W D/C N drain E F qφ S qφ F Vg oxyde de grille grille canal substrat Ec E I E F Ev Figure 1-1: Exemple de structure de bande sur NMOS a) Configuration NPN et obtention d une barrière énergétique dans la zone P entre les 2 zones N. b) Capacité MOS constituée par la grille, l oxyde et le canal. Le couplage électrostatique entre grille et canal module la hauteur de la barrière entre source et drain à l interface oxyde/silicium. Un canal peut alors se former à cette interface et autoriser le passage des électrons de la source vers le drain. Une telle configuration est obtenue sur Si avec deux jonctions PN tête-bêche formant un système NPN : source et drain sont dopés N, et le canal dopé P entre les deux constitue la barrière. La grille est dopée N comme la source et le drain (S/D) et le transistor constitué est alors un NMOS : les porteurs de charge assurant la conduction sont des électrons (figure 1-1a). Avec le système symétrique PNP et une grille P, c est un PMOS, et les trous assurent la conduction. W S/C et W D/C représentent la largeur des zones de charge d espace pour chacune des jonctions PN, source/canal et drain/canal, et Φ d est la hauteur de barrière de la jonction (figure 1-1a). En ce qui concerne la capacité MOS (figure 1-1b), Φ S est le potentiel de surface, indiquant la courbure de bande, Φ F le potentiel de Fermi et Vg la polarisation de grille. Le champ vertical de la grille peut ainsi modifier la concentration de porteurs libres à l interface oxyde/si. Dans le cas d un NMOS, il peut accumuler des trous, porteurs majoritaires du volume dopé P, augmentant ainsi la barrière Φ d à la surface du Si. On parle alors 19

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