Un grand soin a été apporté à la datation des événements pour une parfaite maîtrise temporelle de l'acquisition.

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1 ICV MEGA ACQ./S ANALOGIQUES ET DIGITALES CARACTERISTIQUES Gestion d'entrées analogiques ou digitales BUFFER RAMS 512K. ou 2M. Mesures Table de mesures de 2K.échantillons 2 modes de fonctionnement : MONO-EVENEMENTIEL ou FLIP/FLOPé Vitesse d'acquisition très élevée jusqu à mesures/s Horloges/déclenchts/synchro. EXTERNE ou INTERNE Pré & post TRIGGER avec changement de cadence dans les 3 zones Datation interne ou externe des séquences Nombreuses cartes coupleurs Fréquences d'acquisitions programmables VME-ANSI/IEEE 1014 standard DESCRIPTION marques et logos déposés Développée pour les acquisitions rapides de paramètres analogiques et digitaux, l'icv 102 permet d'atteindre une vitesse d'échantillonnage de 20M. mesures/seconde. Sa conception rejoint celle d'un oscilloscope avec des utilitaires tels que : base de temps délayée/mode automatique/trigger synchros EXTERNES ou INTERNES, etc. Un grand soin a été apporté à la datation des événements pour une parfaite maîtrise temporelle de l'acquisition. L'ICV 102 possède un BUFFER "mesures" résident très important (de 512K.mesures ou 2M.mesures), ceci afin de libérer au maximum le bus VME. L'ICV 102 trouve son emploi dans un grand nombre de domaines dont le traitement d'acquisitions rapides, l'imagerie, l'analyse de spectre, les phénomènes transitoires, les radars, l'instrumentation médicale, etc. 9 rue Georges Besse BP FONTENAY LE FLEURY FRANCE Tél.:(33)

2 ICV 102 SPÉCIFICATIONS (t = 25 C) TYPE GESTION D'ACQUISITIONS ANALOGIQUES ET DIGITALES MODE MONO-EVENEMENTIEL ou FLIP/FLOP TABLE DES MOTIFS - Nombre d'échantillons 1 motif de 2K.échantillons programmable - Accès VME Largeur lecture/écriture 16 bits RAMS DE MESURE - Nombre 2 banques chaînables - Capacité 1 ou 4Mb selon le modèle - Accès VME Largeur lecture/écriture 16 bits ou 32 bits FREQUENCE D'ACQUISITIONS - Nombre 2 (F1, F2) - Timers 1 x 31 bits pour acquisitions de fréquences 1 x 15 bits pour coupure de fréquences - Fréquences Programmables Interne (16 valeurs programmables) Externe (0 à 4MHz) - Fréquences F1, F2 Resynchronisé - Fréquence de stockage 16MHz DATATION - Datation Générale Compteur 32 bit - Date TRIGGER Stockage sur 32 bits - Résolution de dates 125ns interne ou horloge Date / 2 externes INTERFACE VME Cartes esclaves Espace A24/D16 ou A32/D16 /D32 pour mémoires Espace E/S A16/D16 pour registres COUPLAGE D'INTERFACES Couplage avec cartes analogiques et digitales via les lignes E/S du P2. Bus spécial analogique et digital ALIMENTATION - Tension + 5V / 3A PRESENTATION - Format VME double EUROPE / 4Te - Dimensions en mm x Connecteurs face avant 6 LEMO plugs (1 pole + ground) ENVIRONNEMENT - Température de fonctionnement - 20 C à + 70 C - Température de stockage - 25 C à + 85 C - Humidité relative 90 % (sans condensation) NORMES EUROPEENNES EMC - EN EN Class A CE Compliance ROHS /95/EC COMMENT COMMANDER? ICV 102/05 (Buffer 512K. Measurements) ACCESSOIRES ICV 102/20 (Buffer 2048K. Measurements) 1 21/13

3 Title : Titre : ICV 102 TRACEABILITY FORM DOCUMENT FOLLOW-UP Bilingual Documentation Edition : 1 (Document creation - Création du document) Written by B. THOUËNON on 21/13 Visa Revised by Ph. DUTIN on 21/13 Visa Approved by D. PIMONT on 21/13 Visa Warning : Unless otherwise stated, this revision overwrites the previous one which must be destroyed, along with any copies given to your collaborators. Avertissement : En l absence d indication contraire, cette nouvelle édition annule et remplace l édition précédente qui doit être détruite, ainsi que les copies faites à vos collaborateurs. Edition Edition Nature of the modifications (key words) Nature des évolutions (mots clés) Written Rédigé Revised/Approved Revu/Approuvé 1 Dating counter is permanent on 1 st start Le compteur de datation est permanent au lancement du 1 er start. (modification par rapport à l ICV 101 Rev. C - ed. 11) by on Visa B. THOUËNON 21/13 by on Visa D. PIMONT 21/13 by by 2 on Visa on Visa 3 on by Visa by on Visa 4 on by Visa by on Visa 5 on by Visa by on Visa DOCUMENT ARCHIVED DOCUMENT ARCHIVE No Yes on Δ ed... [ ] = Document input/output (Entrée/sortie modification de la documentation) # ed... [ ] = Board new function input/output (Entrée/sortie nouvelle fonctionnalité du produit) DSQ a - Indice F - 98/41 T.S.V.P. 1

4 NOTES : 2

5 ICV 102 CONTENTS S O M M A I R E A. PRESENTATION... 6 INTRODUCTION B. FUNCTIONAL ANALYSIS... 7 ANALYSE FONCTIONNELLE B.1. VME BUS INTERFACE... 7 INTERFACE BUS VME B.1.1. SHORT I/O SPACE... 7 ESPACE SHORT I/O B.1.2. RESOURCES IN SHORT I/O... 8 RESSOURCES EN SHORT I/O B.1.3. A32/A24 SPACE... 9 ESPACE A32/A24 B.1.4. MEASUREMENT RAM STRUCTURE STRUCTURE DE LA RAM DE MESURES B.2. ACQUISITIONS SEQUENCER SEQUENCEUR D'ACQUISITIONS B.2.1. SEQUENCER CONFIGURATION CONFIGURATION DU SEQUENCEUR B.2.2. SEQUENCER PRIMARY CLOCK HORLOGE PRIMAIRE DU SÉQUENCEUR B.2.3. MEASUREMENT CLOCK HORLOGE MESURE B.2.4. START MEASUREMENT START MESURE B.2.5. STOP MEASUREMENT STOP MESURE B.2.6. TRIGGER

6 B.3. PATTERNS ARRAY TABLE DES MOTIFS B.3.1. NUMBER OF THE CHANNEL TO BE ACQUIRED NUMERO DE LA VOIE A ACQUERIR B.3.2. GAIN CODE CODE GAIN B.3.3. SUB-PATTERN START BIT BIT DEBUT SOUS MOTIF B.3.4. END OF PATTERN BIT BIT FIN DE MOTIFS B.4. DATING MODULE MODULE DE DATATION B.4.1. INTRODUCTION B.5. OPERATING MODES MODES DE FONCTIONNEMENT B.5.1. FLIP/FLOP MODES MODES FLIP/FLOP B.5.2. SINGLE-EVENTS MODES MODES MONO-EVENEMENT B.6. SUMMARY OF REGISTERS RECAPITULATIF DES REGISTRES B.6.1. VME REGISTER REGISTRE VME B.6.2. INTERRUPT CONTROL REGISTER REGISTRE DE CONTRÔLE D'INTERRUPTIONS B.6.3. CONTROL REGISTER REGISTRE DE CONTRÔLE ET D EMISSION DES FREQUENCES F1, F2 B.6.4. NUMBER OF PATTERNS (NM) REGISTER REGISTRE DU NOMBRE DE MOTIFS (NM) B.6.5. NUMBER OF POINTS (NPF2) REGISTER REGISTRE DU NOMBRE DE POINTS (NPF2) B.6.6. NUMBER OF POST TRIGGER POINTS (NPOST) REGISTER.. 46 REGISTRE NOMBRE DE POINTS POST TRIGGER (NPOST) B.6.7. TRIGGER STATUS AND ADDRESS REGISTERS REGISTRES DE STATUS ET D'ADRESSE DU TRIGGER B.6.8. DUMMY WRITE REGISTERS REGISTRES D'ECRITURE FICTIVE B.6.9. FREQUENCY FILTER REGISTER REGISTRE FREQUENCE FILTRAGE 4

7 B.7. ICV 102 INITIALIZATION INITIALISATION DE L'ICV 102 C. USER INTERFACE INTERFACE UTILISATEUR C.1. CONNECTORS LES CONNECTEURS C.1.1. P2 COUPLER INTERFACE INTERFACE COUPLEUR P2 C.1.2. FRONT PANEL CONNECTOR (LEMO) CONNECTEURS DE FACE AVANT (LEMO) C.2. LEDS

8 A. PRESENTATION INTRODUCTION The ICV 102 high-speed analog and digital acquisition management board is a slave VME board. The ICV 102 is perfectly compatible with the VME IEEE 1014 and IEC821 standard bus. The format is double Europe 160 mm. The ICV 102 can acquire : 256 analog inputs or 256 words of 16 digital bits. The diagram below illustrates the product resources. La carte gestionnaire d'acquisitions rapides analogiques et digitales ICV 102 est une carte VME esclave. La carte ICV 102 est parfaitement compatible avec le bus VME Norme IEEE 1014 et IEC821. Le format est du double Europe de 160 mm. L'ICV 102 peut acquérir : 256 entrées analogiques ou 256 mots de 16 bits digitaux. Le synoptique ci-après illustre les ressources du produit. HIGH-SPEED CHAIN CHAINE D ACQUISITIONS RAPIDES ICV 102 COUPLER ICV P2 COUPLER ICV P2 ICV 122 ICV 124 ICV ICV P2 P2 P1 ADAS SPECIFIQ BUS Ref. VP VME Bus 6

9

10 B. FUNCTIONAL ANALYSIS ANALYSE FONCTIONNELLE B.1. VME BUS INTERFACE INTERFACE BUS VME The ICV 102 board is an A32/A24/A16, D32/D16 slave board occupying a memory space of : 4K.bytes in Short I/O access containing the patterns array and registers (8 or 16-bit access) 1M.bytes to 4M.bytes in the A32 or A24 space containing the measurement arrays (16 or 32-bit access). La carte ICV 102 est une carte esclave A32/A24/A16, D32/D16 occupant un espace mémoire de : 4K octets en accès Short I/O contenant la table des motifs et les registres (accès 8 ou 16 bits). 1M.octets à 4M.octets dans l'espace A32 ou A24 contenant les tables mesures (accès 16 ou 32 bits). B.1.1. SHORT I/O SPACE ESPACE SHORT I/O The base address of the board in the SHORT I/O space (codes 29H and 2DH) is coded by 4 switches SW1 (coding in complement to 1). L'adresse de base de la carte dans l'espace SHORT I/O (codes 29H et 2DH) est codée par 4 SWITCHS SW1 (codage en complément à 1). E.g. : Board address 3000H. SW 1-4 SW 1-3 SW 1-2 SW 1-1 A 15 A 14 A 13 A 12 SW1-4 and SW1-3 (ON) «0» logical, SW1-2 and SW1-1 (OFF) «1» logical 7

11 B.1.2. RESOURCES IN SHORT I/O RESSOURCES EN SHORT I/O The configurations of the ICV 102 are performed in the SHORT I/O space. The ICV 102 board decodes 4K.bytes in this space. Exchanges take place on 8 or 16 bits. Les configurations de l'icv 102 s'effectuent dans l'espace SHORT I/O. La carte ICV 102 décode 4K.octets dans cet espace. Les échanges s'effectuent en 8 ou 16 bits. ADD READ WRITE RESET X000 H PATTERNS ARRAY PATTERNS ARRAY X XFDF H XFE0 H VME REGISTER VME REGISTER 0000 XFE2 H IT REGISTER IT REGISTER 0000 XFE4 H CONTROL REGISTER CONTROL REGISTER 0000 XFE6 H NUMBER OF PATTERNS NUMBER OF PATTERNS 0000 XFE8 H NPF2 REGISTER NPF2 REGISTER 0000 XFEA H NPOST REGISTER NPOST REGISTER 0000 XFEC H TRIGGER STATUS + ADD MSB X XFEE H TRIGGER ADD LSB X XFF0 H BOARD INIT X START X XFF4 H TRIGGER X XFF6 H STOP X XFF8 H MIX X XFFA H Acquisition Timer high byte Acquisition Timer high byte 0000 XFFC H Acquisition Timer low byte Acquisition Timer low byte 0000 XFFE H Filter Timer on Hout Filter Timer on Hout 0000 On a SYSRESET (VME bus), these registers are positioned as indicated in the right-hand column. Lors d'un SYSRESET (bus VME), ces registres sont positionnés comme indiqué colonne de droite. 8

12 B.1.3. A32/A24 SPACE ESPACE A32/A24 The A32 or A24 memory space of the ICV 102 board enables the measurement arrays to be accessed. The configuration of this memory space is given by the VME register (address XFE0H of the SHORT I/O space). VME REGISTER : short I/O address XFE0H to 00H at RESET. L'espace mémoire A32 ou A24 de la carte ICV 102 permet d'accéder aux tables de mesures. La configuration de cet espace mémoire est donnée par le registre VME (adresse XFE0H de l'espace SHORT I/O). REGISTRE VME : adresse short I/O XFE0H à 00H au RESET. D15 D1 4 D1 3 D1 2 D11 D A31 A30 A29 A28 A27 A26 A25 A24 A23 A22 A21 A20 NU External START enable A32/A24 space Register address validation Bit 1 : Space used to access the measurements (read/write). 1 = A32 access The decoded Modified Addresses are 09H, 0DH, 0BH, 0FH. The base address of the ICV 102 corresponds to bits D = A24 access The decoded Modified Addresses are 39H, 3DH, 3BH, 3FH. The base address of the ICV 102 corresponds to bits 7 4. Bit 0 : Validity of VME register content (read/write). 1 = Content valid (measurement arrays accessible according to content) 0 = Content invalid (at RESET) (measur. arrays inaccessible). The ICV 102 is not seen in the A32/A24 space. Espace utilisé pour accéder aux mesures (écriture/lecture). 1 = Accès A32. Les Adresses Modifiées décodées sont 09H, 0DH, 0BH, 0FH. L'adresse de base de l'icv102 correspond aux bits D = Accès A24. Les Adresses Modifiées décodées sont 39H, 3DH, 3BH, 3FH. L'adresse de base de l'icv102 correspond aux bits 7 4. Validité du contenu du registre VME (écriture/lecture). 1 = Contenu valide (tables de mesures accessibles suivant contenu) 0 = Contenu invalide (au RESET) (tables de mesure inaccessibles). L'ICV102 n'est pas vue dans l'espace A32/A24. 9

13 Bit 2 : 1 = Software generated start (external start inhibited) 0 = The start is external from J1 (front panel or software) Bits D15 to 4 : Measurement array space address A32 decoding. Bits 7 to 4 : Measurement array space address A24 decoding. 1 = Le START logiciel uniquement (start externe bloqué) 0 = Le START est externe par J1 de la face AVANT ou par logiciel Adresse espace table de mesures décodage A32. Adresse espace table de mesures décodage A24. Examples : 2048K measurements = 4Mo = 22 bits A32 decoding access between A H A58FFFFFH D1 5 D1 4 D1 3 D1 2 D1 1 D X X X X 1 1 A 5 0, 4, 8 and C 512K measurements = 1Mo = 20 bits A32 decoding access between A5A00000H A5AFFFFFH D15 D14 D1 3 D1 2 D1 1 D X X 1 1 A 5 A 512K measurements = 1Mo = 20 bits A24 decoding access between A00000H AFFFFFH D15 D14 D1 3 D1 2 D1 1 D X X X X X X X X X X 0 1 X = don't care NOTE : The address being programmed, the base must always be a modulo from "0". E.g. : 4M.bytes memory, the base address can only be 0, 4, 8, C, in A24 for the nibble 7 6. The bits 6 to 7 must not change on the VME bus. The bits which are taken at the base address for decoding must not change A NOTA : L'adresse étant programmée, la base doit toujours être un modulo depuis 0. Ex. : Mémoire 4M.octets, l'adresse de base ne peut être que 0, 4, 8, C en A24 pour le demi octet 7 6 Les bits 6 à 7 ne doivent pas changer sur le bus VME. Il ne faut pas que les bits qui sont pris en adresse de base pour le décodage, changent. 10

14 Block transfer : The ICV 102 supports transfers in blocks from 16 or 32 bits only. Transfer rate on VME bus data transfert speed may then reach 20M. Octets per second. Transfert par bloc : L'ICV 102 supporte les transferts par bloc 16 ou 32 bits. Le taux de transfert sur le bus VME peut alors atteindre 20 Méga Octets par seconde. B.1.4. MEASUREMENT RAM STRUCTURE STRUCTURE DE LA RAM DE MESURES This space, made up of two equal measurement RAMs of 256K or 1M measurements of 16 bits each, contains the result of the measurements made under the control of the patterns array and of the acquisitions sequencer. According to the acquisition mode selected, this space will be fully accessible seen as a single RAM after an acquisition stop (single-event mode) or half accessible during acquisitions (flip/flop mode). The "measurement RAM" space is accessible in block transfer mode on 16 or 32 bits only. In 32 bits transfer mode, D31-D16 represent a channel n and D15- represent a channel n + 1. Cet espace, constitué de deux RAMs de mesures égales de 256K ou 1M mesures de 16 bits chacunes, contient le résultat des mesures effectuées sous le contrôle de la table des motifs et du séquenceur d'acquisitions. Suivant le mode d'acquisition choisi, cet espace sera accessible en totalité vu comme une seule RAM après un arrêt des acquisitions (mode mono-événement) ou par moitié pendant les acquisitions (mode flip/flop). L'espace RAM de mesures est accessible en mode transfert par bloc 16 ou 32 bits. En lecture 32 bits D31-D16 représentent la voie n et les bits D15- la voie n

15 B.2. ACQUISITIONS SEQUENCER SEQUENCEUR D'ACQUISITIONS The ICV 102 board sequencer enables the measurements RAM to be filled according to the patterns array. Le séquenceur de la carte ICV 102 permet le remplissage de la RAM de mesures en fonction de la table de motifs. B.2.1. SEQUENCER CONFIGURATION CONFIGURATION DU SEQUENCEUR The ICV 102 board sequencer supports 4 configurations enabling it : - to use external signals accessible on the front panel or those generated internally. - chain several ICV 102 boards. Bits 8 and 9 of the control register (address XFE4H) enable one of these configurations to be chosen. Le séquenceur de la carte ICV 102 supporte 4 configurations lui permettant : - l'utilisation de signaux externes accessibles en face AVANT ou ceux générés en interne. - le chaînage de plusieurs cartes ICV 102. Les bits 8 et 9 du registre de contrôle (adresse XFE4H) permettent de choisir l'une de ces configurations. 8 9 CONFIGURATION Slave sequencer (at RESET) Master sequencer / Internal clock 1 1 Master sequencer / External clock The acquisitions sequencer manages the set of possibilities provided by the board using 5 signals. Le séquenceur d'acquisitions gère l'ensemble des possibilités offertes par la carte en utilisant 5 signaux. HPRIMARY ; HM ; START MEASUREMENT ; STOP MEASUREMENT ; TRIGGER B.2.2. SEQUENCER PRIMARY CLOCK HORLOGE PRIMAIRE DU SÉQUENCEUR HPRIMARY Clock signal used by the measurement clock module coming from an internal oscillator at 48MHz. This signal is used to generate the acquisition frequencies (F1 or F2) and the storage clocks in the measurement RAMs. Signal d'horloge utilisé par le module horloge mesure provenant d'un oscillateur interne à 48MHz. Ce signal sert à générer les fréquences d'acquisitions (F1 ou F2) ainsi que les horloges de stockage dans les RAMs de mesures. 12

16 B.2.3. MEASUREMENT CLOCK HORLOGE MESURE HM HM = H.IN or F1 or F2 Clock signal coming either from the front panel H.IN, or from the measurement clock module. It defines the acquisition frequency of a subpattern of channels. The external clock (H.IN) must have a maximum frequency of 4MHz (depending on the type of coupler board), a duty cycle rating of 1/2 and a TTL level. The measurement clock is determined by the acquisition modes or acquisitions Timer. In "master" sequencer mode, the measurement clock is transmitted on the front panel by the H.OUT connector. This transmitted clock can act as external clock for a "slave" board. To do this, connect H.OUT of the "master" board to H.IN of the "slave" board. The H.OUT connector can thus be used for generating cutoff frequencies for the ICV 138 card filters. HM = H.IN ou F1 ou F2 Signal d'horloge provenant soit de la face AVANT H.IN, soit du module horloge mesure. Elle définit la fréquence d'acquisitions d'un sous motif de voies. L'horloge externe (H.IN) doit avoir une fréquence maximale de 4MHz (suivant le type de carte coupleur), un rapport cyclique d'1/2 et un niveau TTL. L'horloge mesure est déterminée par les modes d'acquisitions ou le Timer d acquisition. En mode séquenceur maître, l'horloge mesure est émise sur la face AVANT par la prise H.OUT. Cette horloge émise peut servir d'horloge externe à une carte esclave pour cela brancher H.OUT de la carte maître sur H.IN de la carte esclave. La prise H.OUT peut ainsi servir à générer des fréquences de coupure pour les cartes à filtres type ICV 138. These frequencies generated on H.OUT come from the filter timer in the XFFEH register (see chapter B.6.9). Ces fréquences générées sur H.OUT sont issues du Timer filtre dans le registre XFFEH (voir chapitre B.6.9.). 13

17 B.2.4. START MEASUREMENT START MESURE START START = START-IN or CS START Signal starting acquisitions (logic state "1" at idle state). The START initializes dating mode ; it is the origin T0 of the timer. It can be generated by a dummy write at the Short I/O address XFF2H (CS START) or by the rising front of the front panel TTL signal (START-IN). Minimum width of 50ns is necessary when bit D2 of VME register (address XFE0H) is set to 0. In "master" sequencer mode, the "SOFTWARE" signal is retransmitted on the front panel (START) for board chaining (synchronization of "slave" boards). Signal démarrant les acquisitions (état logique 1 au repos). Le START initialise le module datation, c'est l'origine T0 du compteur de temps. Il peut être généré par une écriture fictive à l'adresse Short I/O XFF2H (CS START) ou par le front montant du signal TTL de face AVANT (START-IN). La largeur minimale sera de 50ns si le bit D2 du registre VME à l adresse XFE0H est positionné à 0. En mode séquenceur maître, le signal LOGICIEL est réémis en face AVANT (START) pour le chaînage des cartes (synchronisation des cartes esclaves ). B.2.5. STOP MEASUREMENT STOP MESURE STOP STOP = STOP or CS STOP Signal stopping acquisitions. The stop is stored and resynchronized with respect to a sequence of acquisitions. The actual stop will take place when the first end of pattern bit is met. After a stop, a START measurements or initialization has to be performed to resume acquisitions. STOP can be generated by a dummy write at the Short I/O address XFF6H (CS STOP) or by a logic state "0" of the front panel TTL signal (STOP) whose minimum width will be 50ns. In "master" sequencer mode, the "SOFTWARE" signal is retransmitted on the front panel (STOP) for board chaining (synchronization of slave boards). Signal arrêtant les acquisitions. L'arrêt est mémorisé et resynchronisé par rapport à une séquence d'acquisitions. L'arrêt effectif aura lieu à la rencontre du premier bit de fin de motif. Après un arrêt, il est nécessaire d'effectuer un START mesures ou une initialisation pour reprendre les acquisitions. STOP peut être généré par une écriture fictive à l'adresse Short I/O XFF6H (CS STOP) ou par un état logique 0 du signal TTL de face AVANT (STOP) dont la largeur minimale sera de 50ns. En mode séquenceur maître, le signal STOP LOGICIEL est réémis en face AVANT (STOP) pour le chaînage des cartes (synchronisation des cartes esclaves). 14

18 B.2.6. TRIGGER TRIG TRIG = TRIG or CS TRIG (logic state "1" at idle state). This signal triggers switching of acquisition to post TRIGGER phase during the number of points NPOST. It can be generated by a dummy write at the Short I/O address XFF4H (CS TRIG) or by the descending front of the front panel TTL signal (TRIG) whose minimum width will be 50ns. In master sequencer mode, the "SOFTWARE" signal is retransmitted on the front panel (TRIG) for board chaining (synchronization of slave boards). The diagram below illustrates these different configurations. TRIG = TRIG ou CS TRIG (état logique 1 au repos). Ce signal déclenche le passage de l'acquisition en phase post TRIGGER pendant le nombre de point NPOST. Il peut être généré par une écriture fictive à l'adresse Short I/O XFF4H (CS TRIG) ou par le front descendant du signal TTL de face AVANT (TRIG) dont la largeur minimale sera de 50ns). En mode séquenceur maître, le signal LOGICIEL est réémis en face AVANT (TRIG) pour le chaînage des cartes (synchronisation des cartes esclaves). Le synoptique ci-après illustre ces différentes configurations. 15

19 B.3. PATTERNS ARRAY TABLE DES MOTIFS The ICV 102 has a 2K x 16 bits patterns array (2032 words between the addresses X000H and XFDFH) accessible in read and write in the VME Short I/O memory space (8 or 16-bit access) OUTSIDE acquisitions : This array contains the base pattern enabling storage in the measurements RAM to be organized. The first channel scanned will be the one written at the low address, then the one written at low address + 1 and so on. This pattern is reproduced NM (Number of patterns) times in the measurements RAM. The value of NM is set by the user in the NUMBER OF PATTERNS register at the Short I/O address XFE6H. This 16-bit register enables the patterns array to be reproduced up to 64K times in the measurements RAM. The user doesn't have to use the whole array. He can define its length by the "end of pattern" bit. The patterns array is itself subdivided into sub-patterns. L'ICV 102 possède une table de motifs de 2K x 16 bits (2032 mots entre les adresses X000H et XFDFH) accessible en lecture et en écriture dans l'espace mémoire Short I/O du VME (accès 8 ou 16 bits) HORS acquisitions: Cette table contient le motif de base permettant d'organiser le stockage dans la RAM des mesures. La première voie scrutée sera celle écrite à l'adresse basse, puis celle écrite à l'adresse basse + 1 et ainsi de suite. Ce motif est reproduit NM (Nombre de motifs) fois dans la RAM de mesures. La valeur de NM est fixée par l'utilisateur dans le registre NOMBRE DE MOTIFS à l'adresse Short I/O XFE6H. Ce registre de 16 bits permet de reproduire jusqu'à 64K fois la table des motifs dans la RAM de mesures. L'utilisateur n'est pas tenu d'utiliser toute la table. Il en définira la longueur par le bit fin de motif. La table de motifs est elle même subdivisée en sous motifs. 16

20 NOTE : The patterns array must comprise at least 2 sub-patterns of 1 channel or 1 sub-pattern of 2 channels. In général, nb channel x nb pattern Even The frequency of the sub-pattern acquisitions is controlled by the measurement clock (HM). The diagram below illustrates its operation. NOTA : La table des motifs doit comporter au moins 2 sous motifs de 1 voie ou 1 sous motif de 2 voies. En règle générale, le produit nombre de voies x nombre de motifs doit être pair. Les acquisitions du sous motifs sont cadencées par l'horloge mesure (HM). Le synoptique ci-après illustre le fonctionnement. FORMAT OF A WORD IN THE PATTERNS ARRAY FORMAT D'UN MOT DANS LA TABLE DES MOTIFS D15 D14 D13 D12 D D8 D ACQ. TYPE GAIN CODE CHANNEL N to D7 : Number of the channel to be acquired Numéro de la voie à acquérir D8 to D11 : Gain code of the channel to be acquired Code gain de la voie à acquérir D12 D13 D14 D15 : Spare Réservé : Spare Réservé : Sub-pattern start bit Bit début sous motif : End of pattern bit Bit fin de motif 17

21 B.3.1. NUMBER OF THE CHANNEL TO BE ACQUIRED NUMERO DE LA VOIE A ACQUERIR The ICV 102 is able to address 254 measurement channels plus dating which uses the last two channels. L'ICV 102 est capable d'adresser 254 voies de mesures plus la datation qui utilise les deux dernières voies. The number of the channel selected is written at to D7. Le numéro de la voie choisie est écrit en à D7. D7 Channel N MSB LSB Note : Channels 254 and 255 (FEH and FFH) are set aside for the dating module. Nota : Les voies 254 et 255 (FEH et FFH) sont réservées au module datation. B.3.2. GAIN CODE CODE GAIN The gain code is necessary with coupler boards having an amplifier with software programmable gains (ICV 120 for example). Some couplers do not have a programmable gain, or have a smaller range than that described below. It will therefore be necessary to refer to the specifications of the coupler boards to define the gains. Le code gain est nécessaire avec les cartes coupleurs possédant un amplificateur à gains programmables par logiciel (ICV 120 par exemple). Certains coupleurs ne possèdent pas de gains programmables, ou ont une dynamique moins importante que celle décrite ci-après. Il sera donc nécessaire de se reporter aux caractéristiques des cartes coupleurs pour définir les gains. HEX D11 D10 D9 D8 GAINS F E D C B A Note : Those gain codes are not used with boards using programmed gains from VME bus. Nota : Ces codes gains ne sont pas utilisés avec les cartes ayant des gains programmés par le bus VME. 18

22 B.3.3. SUB-PATTERN START BIT BIT DEBUT SOUS MOTIF Acquisition of the set of measurements of a sub-pattern is performed at each stroke of the clock HM. D14 = 0 Goes on to the next channel of the sub-pattern D14 = 1 First channel of a new sub-pattern The frequency of the measurement clock (HM) must be lower than the acquisition rate of the converters used on the coupler boards. The first word of the pattern array must be a sub-pattern start (D14 = 1). The number of channels in each sub-pattern cannot exceed : L'acquisition de l'ensemble des mesures d'un sous motif est effectuée à chaque coup d'horloge HM. D14 = 0 D14 = 1 Passage à la voie suivante du sous motif Première voie d'un nouveau sous motif La fréquence de l'horloge mesure (HM) doit être inférieure à la vitesse d'acquisition des convertisseurs utilisés sur les cartes coupleurs. Le premier mot de la table de motif est obligatoirement un début de sous motif (D14 = 1). Le nombre de voies dans chaque sous motif ne peut dépasser : 20MHz sequencer Maximum number of channels of a sub-pattern = EXAMPLES : 1/ Acq. at 500KHz 20MHz sequencer Max. number of channels of the sub-pattern = 40 Measurement Clock Period 50ns 1/ Acquisition à 500KHz séquenceur 20MHz. Nombre de voies max. du sous motif = 40 2/ Acq. at 4MHz 20MHz sequencer Max. number of channels of the sub-pattern = 5 2/ Acquisition à 4MHz séquenceur 20MHz Nombre de voies max. du sous motif = 5 Multiplexed mode with ICV 120 type coupler boards. Mode multiplexé avec cartes coupleur de type ICV 120 Those boards may only convert one channel after the other. Max member of channels per sub-pattern must then be 1 and minimum 2 channels which can be the same channel. Example : The channel 1 at 100KHz Ces cartes ne peuvent convertir qu une seule voie à la fois. Il est donc impératif de ne mettre qu une voie par sous-motif et au minimum 2 voies qui peuvent être la même. The pattern will be 4F01 8F01 19

23 B.3.4. END OF PATTERN BIT BIT FIN DE MOTIFS The end of pattern bit enables the length of the pattern to be defined. D15 = 0 Goes on to the next channel D15 = 1 Last scanned channel of the pattern, the next channel will be the first of the pattern. The number of measurements stored in the measurement RAMs depends on the number of patterns (NM) and on the number of channels in each pattern. The user must make sure that the product of the number of patterns "NM" multiplied by the sum of the sub-pattern channels remains consistent with the size of the measurement RAMs (1M measurements or 256K measurements per block). EXAMPLE 1 : If NM = (FFFFH) i.e. 64K.bytes, the maximum pattern will be 16 channels for 1M measurement RAMs i.e. for example a single sub-pattern comprising channels 0 to 15. EXAMPLE 2 : If the pattern is made 4 sub-patterns defined by : up of Le bit de fin de motifs permet de définir la longueur du motif. D15 = 0 Passage à la voie suivante D15 = 1 Dernière voie balayée du motif, la voie suivante sera la première du motif. Le nombre de mesures stockées dans les RAMs mesures dépend du nombre de motifs (NM) et du nombre de voies dans chaque motif. L'utilisateur doit s'assurer que le produit du nombre de motifs NM par la somme des voies des sous motifs reste cohérent avec la taille des RAMs mesures (1M mesures ou 256K mesures par bloc). Si NM = (FFFFH) soit 64K.octets, le motif maximal sera de 16 voies pour des RAMs mesures de 1M soit, par exemple, un seul sous motif comprenant les voies 0 à 15. Si le motif est constitué de 4 sous motifs définis par : - 1 sub-pattern comprising the channels : 1 sous motif comprenant les voies date,date + 1, 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 i.e. 14 channels - 1 sub-pattern comprising the channels : 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 i.e. 6 channels - 1 sub-pattern comprising the channels : 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 i.e. 6 channels - 1 sub-pattern comprising the channels : 1 sous motif comprenant les voies 0, 1, 2, 3, 9, 10 i.e. 6 channels 20

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