Logique séquentielle

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1 Bascules et logique séquentielle aniel Etiemble Logique séquentielle Logique séquentielle Le système a des «états» ans un système séquentiel Éléments de mémorisation Les sorties dépendent des états et des entrées Le nouvel état est fonction des entrées et de l état précédent Systèmes synchrones Une horloge indique le moment où les éléments de mémorisation acceptent les nouvelles valeurs et changent d état Systèmes asynchrones ucun indication sur le moment des changements d état

2 Eléments de mémorisation : bascules et registres Mémorisation d un bit Bistable Bascule S Bascules transparentes : latch Bascules opaques : egistres Un registre est un ensemble de bascules la même commande d horloge Le registre a les mêmes propriétés que les bascules qui le composent Transparence versus opacité Le bistable eux inverseurs en série eux états possibles : mémorise un bit Ne peut changer d état "" "" " " Pour «écrire», il faut modifier le bistable -Point mémoire SM -Bascule S -Bascule Latch «MOS»

3 Bascule S eux types NN NO Fonctionnement S NN Etatinterdit Mémorisation S x x x INTEIT Nand S Nor Mémorisation Bascule S eux types NN NO Fonctionnement S NN Ecriture d une valeur a) b) S S c) d) Nand Nor

4 ésumé sur la bascule S Fonctionnement NN Si =S =, Etat mémoire Si S, alors écriture = =S= INTEIT NO Si =S =, Etat mémoire Si S, alors écriture =S =S= INTEIT emarque Les entrées et S sont à la fois des entrées de type «état» et de type «temps» On sépare «état» et «temps» avec des bascules latch Entrée d état : Entrée d horloge : Le latch MOS \L L "" "" L \L Z Utilise les interrupteurs (portes de transmission) pour éaliser la contre réaction (mémorisation) ouper la contre réaction pour charger une nouvelle valeur Fonctionnement L = alors Z = L = alors Z = Z Transparence lorsque L= mémorisation "donnée" écriture" valeur mémorisée "

5 (Etat) Bascule latch NN ou NO Bascule latch (commande) S S S = Mémorisation = Ecriture egistres n- i n- i n n egistre

6 Bascules, registres latch et transparence egistre à décalage 2 2 i+ = i Lorsque =, i = i Lorsque = alors i+ = i pour tout i Bascule latch Liaison = Lorsque =, = Lorsque = alors =! Nécessité de bascules NON transparentes Bascule maître-esclave Bascules opaques Maître esclave Bascule latch m Bascule latch s 2 2 Bascule latch m Bascule latch s = = m s NN m NO 2 s 6

7 Bascules à commande par flanc Bascules opaques Bascule à commande par flanc 6 portes NN (sensible au front montant de l horloge) 6 portes NO (sensible au front descendant de l horloge) Sur transition d horloge, l entrée est recopié vers et mémorisée Bascule à 6 portes NN = = varie Verrouillage = = Ecriture d un = = varie = varie = = Verrouillage après écriture d un = = = = = Ecriture d un Verrouillage après écriture d un

8 Temps d établissement- temps de maintien t su t h Horloge Entrée Horloge Il Il y a une fenêtre temporelle de de part et et d autre de de la la transition d horloge pendant laquelle l entrée doit rester stable Temps d établissement (Tsu) Temps minimum avant l arrivée de l horloge pendant lequel l entrée doit être stable Temps de maintien (Th) Temps minimum après l arrivée de l horloge pendant lequel l entrée doit rester stable egistre à décalage avec bascules = Bascule Bascule t su T c t su t h t h t pd = t pd

9 pplication des registres à décalage Sorties parallèles Entrées parallèles Transmission série Principe fondamental de la logique synchrone Bascule Logique combinatoire Bascule t pdbasc t pdcomb t su T c F max = T cmin = t pd ( bascule) + t pd ( combinatoire) + t su

10 Utilisation de la bascule ETT FUTU Bascule ETT PESENT utomate Etat futur = fonction (Etat présent, Entrées) Etat futur = entrées des bascules (du registre ) Etat présent = sorties des bascules Transition d horloge = passage d un état à l état suivant utres bascules : bascule T T (Etat) Bascule T (commande) T p f p f T T Bascule synchrone (bascule ) T Bascule Synchrone

11 utres bascules : bascule JK J K Bascule JK J K f p p p f J Φ Φ K Φ Φ K J J-K avec bascule 2 utomates synchrones MOOE PTIE OMBIN TOIE EGIS TE ENTEES EF EP PTIE OMBIN TOIE SOTIES EF = f (EP, Entrées) Sorties = g (EP)

12 utomates synchrones MELY ENTEES PTIE OMBIN TOIE EGIS PTIE EF TE EP OMBIN SOTIES TOIE EF = k (EP, Entrées) Sorties = h (EP, Entrées) Méthode de synthèse d automates synchrones Méthode générale Graphe de transition Table de transition odage des états et table de transition codée Implantation avec registre et logique combinatoire Méthodes plus spécifiques ertaines implémentation sont plus efficaces en utilisant des opérateurs particuliers egistres à décalages ompteurs etc

13 Les compteurs Un compteur est un automate sans entrées. N Naturel Gray Pire 2 3 EP 2 3 EF Bascule XO Bascule Bascule Bascule ompteurs modulo 2 n ompteur par 8 N = = = 2 = ( ) 6 7 elation de récurrence

14 Implementation du compteur par <= <= + <= xor 2 <= <= ( ) 2 + ( + ) 2 <= ( ) 2 + ( ) 2 <= ( ) xor ompteurs avec mise à zéro (méthode générale) Exemple : compteur par 4 avec Z Si Z= alors EF = pour tout EP Si Z= alors EF = (EP+) mod EP 2 3 Z= EF 2 3 Z= EF Entrée Z EP = Z. = Z.( EF 28 ) 4

15 ompteur 2 n avec chargement P n- P ompteur Modulo 2 n n- ompteur/ chargement Si compteur/chargement = alors compteur Si compteur/chargement = alors chargement : les sorties i recoivent la valeur des entrées P i Bascule i Z = hargement avec. h/pt P i i (compteur) ompteur par avec un compteur par 6 Fonctionnement e à 9, compteur Lorsque 9, chargement de ompteur Modulo 6 h/pt

16 Synthèse d automate X econnaissance de séquence Z Z= si sur les 5 coups d horloge précédent, les valeurs de x étaient, avec recouvrement possible Z / B/ / / E/ F/ Graphe de transition econnaissance de séquence ETT PÉSENT B E ETT FUTU X= E ETT FUTU X= B B B F N X 2 2 Z F E B 2 = = m (4,5,7) avec d = (2,6,,4) = m (5,7,) avec d = (2,6,,4) 3 5 = X 2 + X 2 = 2 X+ X = X z =

17 econnaissance de séquence (registre à décalage) Z X LK Moore - Sorties fonction de l EP - Les sorties changent de manière synchrone avec le changement d état Moore versus Mealy Entrées EP Logique sortie Logique EF EF sorties egistre Entrées Logique EF lk Logique sortie Sorties

18 Mealy - Les sorties dépendent de l état et des entrées - Un changement en entrée provoque un changement immédiat en sortie - Signaux asynchrones Moore versus Mealy Entrées EP Logique sorties Logique EF EF Sorties Entrées Logique Sorties et EF Sorties egistre lk EP Moore/Mealy (détecteur parité impaire) Moore Mealy eset / eset X Z Pair/ Impair/ / Pair / Impair / X EP EF Z X EP EF Z P P P P I I I I P I P I I P I P = X Z = = X Z = =X 36 8

19 Moore/Mealy (détecteur parité impaire) Z X LK EF Z EP X LK EF EP Moore Mealy Moore/Mealy (détecteur de la séquence ) econnaissance de la séquence / / Moore / B/ / Mealy / B / X EP B EF B B Z X EP EF B Z B B B B B

20 Moore/Mealy (détecteur de la séquence ) X Z X F Z = X. = X Z =. = X Z = X Moore/Mealy (détecteur de la séquence ) X LK Moore LK Sortie Mealy Z Sortie Moore X LK Mealy Z = X. = X Z =. = X Z = X

21 Exemple : contrôleur de feux roisement entre une grande route et un petit chemin uand il n y a pas d automobile sur le chemin, le feu reste vert sur la grande route S il y a une auto sur le chemin, au bout d un certain temps, le feu passe à l orange puis au rouge sur la grande route, ce qui le fait passer au vert sur le chemin. Le feu sur le chemin ne reste au vert qu aussi longtemps qu il y a une auto, mais jamais plus longtemps qu un temps prédéfini. Même si des autos attendent sur le chemin, la grande route obtient le feu vert au moins pour un intervalle de temps. On suppose qu il y a un timer qui génère une petit intervalle de temps (T) et un grand intervalle (TL) en réponse à un signal de démarrage. T est utilisé pour la durée du feu orange et TL pour la durée maximale du feu vert sur le chemin F Grande route F hemin F hemin F Grande route 4 Exemple du contrôleur de feux Entrées Z T TL Sorties F,FO,FV FV, FO, F I escription Etat initial utomobile sur le chemin L intervalle de temps court est terminé L intervalle de temps long est terminé escription Feux route rouge, orange, vert Feux chemin vert, orange, rouge émarrage d un intervalle de temps Etats V O V O escription oute vert (chemin rouge) oute orange (chemin rouge) hemin vert (route rouge) hemin orange (route rouge)

22 ontrôleur feux (graphe des états).tl.tl/i V T/I T O T/I O T V ( +TL)/I.TL ontrôleur feux (iagramme de transition) Etat V O V O Entrées =.TL=.TL= T= T= =.TL=.TL= T= T= Etat futur V V O O V O V O O V Feux route V V V O O Feux chemin V V V V V Z ompteur Oui Non Oui Oui Non Oui Non Oui Non Oui

23 Limites de l approche synchrone -es circuits totalement synchrones ne sont pas possible pour de très gros systèmes à cause des dispersions d horloge -On partitionne le système en composants avec des horloges locales - es composants communiquent via des protocoles indépendants des horloges. Sous système synchrone Signaux de communication Sous système synchrone Signaux requête/accusé equête S Flot de données equête lient Maître ccusé S2 Serveur esclave Transferts synchrones eq ata ck lk equête de lecture du maître. L esclave fournit les données et l accusé en retour eq ata W ait lk utre schéma synchrone : l esclave émet un signal WIT s il ne peut répondre en cycle d horloge

24 Transfert asynchrone L information est transmise par le niveau des signaux plutôt que par les transitions. Pas de signal d horloge Protocole en 4 étapes eq ata ck () Le maitre émet une requête que l esclave traite (2) l esclave émet un accusé quand il a fini (3) Le maître accuse réception des données en retirant la requête (4) l esclave retire l accusé Les mémoires M Mémoires statiques (SM) Mémoires dynamiques (M)

25 Point mémoire SM Bistable LM LB LB LM = Mémorisation LM = Lecture LM = et LB/LB fixés Ecriture M statique ata j ataj SélectionMot i Mots = lignes ellule SM ellule SM ellule SM olonnes = Bits (codage sur 2)

26 Principe SM 6 x bit LM écodeur lignes LM LM 2,,,,,2,2,3,3 LM 3 2, 2, 2,2 2,3 3, 3, 3,2 3,3 LB LB LB LB LB 2 LB 2 LB LB 3 L 3 L L2 L écodeur colonnes in LB out Lecture/ Ecriture 5 Sélection ligne Exemple SM 4 Ko (K x4) Buffers adresse écodeur lignes Matrice Storage de rray cellules 64 x 6 64 x 6 64 x 6 64 x 6 éseau arré 64 x 64 Sélection colonne 3 2 S WE Buffers adresse écodeur colonnes mplis de lecture Buffers données mplificateurs & Mux/emux I/O I/O I/O2 I/O

27 Timing SM Timing simplifié Lecture WE S ddress ata Out V alid ddress ccess T ime ata Out Timing simplifié Ecriture WE S ddress Memory ycle T ime V alid ddress ata In Input ata Point mémoire M Ligne mot Ligne bit hargement : transistor «passant» Mémorisation : transistor «bloqué» - écharge lente - afraîchissement Lecture destructive Lecture écriture pour chaque lecture V/2 V on off S(t) E(t) t V/

28 Organisation Mémoire M Ligne référence (cellules 32 à 63) Lecture différentielle mémoire << fil Ligne Ligne Ligne 3 ref Sortie du décodeur colonne Ligne 32 mpli de lecture 3 +5V 32 +5V Bus donnée Lecture/Ecriture vrai Bus donnée Lecture/Ecriture complémenté Ligne 33 Ligne 63 ref Ligne référence (cellules à 3) 55 apacité mémoires M Par boîtier M size Year année taille temps cycle Ko 25 ns Ko 22 ns 986 Mo 9 ns Mo 65 ns Mo 45 ns Mo ns 22 52Mo 6 ns

29 Exemple M : 4 M x bit S Write ET egistre entrée (4) e Générateur Horloge n 2 egistre Sortie (4) s egistre dresse colonne () EOEU OLONNE S S ontrôleur afraîchissement MPLIFITEU LETUE - dresse ligne dresse colonne dresse ligne ompteur afraîchissement () 248 WE s Haute impédance onnée sortie S egistre dresse ligne () Générateur Horloge n EOEU LIGNE 248 ÉSEU MÉMOIE Etat haut ou bas mélioration M : mode «nibble» Lecture de plusieurs bits successifs S suivi de plusieurs S S S dresse Ligne olonne WE s Haute impédance onnée sortie onnée sortie onnée sortie Etat haut ou bas

30 Ms asynchrones et synchrones S S dresse dresse ligne dresse colonne onnée Temps d accès ONTOLE SYNHONE N N+ N+2 N+3 Horloge S S SM dresse dresse ligne dresse colonne onnée Latence S (6 cycles) Latence S N N+ N+2 N ONTOLE SYNHONE 59 3

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