Architecture d un système à µp

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1 Objectif Architecture d un système à µp escription d un système Fonctionnement matériel Conception Applications spéciales Exemple du 6809 M. eloizy 1 M. eloizy 2 Exemple du 6809 Système 8 bits Simplicité Lenteur Pas d optimisation Architecture de Von Neumann (1903~1957) Programmes et données dans le même espace Exécution séquentielle Éléments constitutifs d un système Processeur Mémoires ispositifs d Entrées/Sorties Logique de contrôle et gestion M. eloizy 3 M. eloizy 4 Le processeur Cœur du système Gère échanges avec «périphériques» sous contrôle d un «programme» Programme : Suite d instructions exécutées séquentiellement Code opérateur [+ opérande] PC indique instruction en cours Exécution d une instruction Sélection de la donnée pointée par PC Lecture de la donnée Code opérateur écodage et exécution de l instruction Peut durer plusieurs cycles Selon complexité Micro programmes Peut nécessiter lecture de données complémentaires Récupération de l instruction suivante PC placé sur la prochaine instruction à exécuter M. eloizy 5 M. eloizy 6 escription «électrique» du pattes / 5V Vss, Vcc : alimentation A0 ~ A15 : adresses (sorties, 64k adr.) 0 ~ 7 : données (8 bits, bidir.) NMI, IRQ, FIRQ : entrées interruptions RESET : entrée initialisation (trigger) XTAL, EXTAL : oscillateur Q, E : sorties horloges (quad, Fxtal/4) R/W : sortie Read/Write HALT : entrée. Mise en veille. Réveil par RESET, NMI ou MA/BREQ MA/BREQ : entrée. emande accès aux bus escription «électrique» du 6809 MRY : entrée. Indique si le périphérique est prêt. BA, BS : sorties. Indiquent l état du CPU 00 : normal 11 : bus Hi-Z 01 : reconnaissance interruption 10 : attente synchro (instruction Wait) M. eloizy 7 M. eloizy 8

2 Écriture dans un périphérique µp positionne les lignes adresses «adresse» du périphérique µp positionne la ligne R/W à 0 µp positionne données (quand E) Périphérique doit lire données (quand E ) µp met données en Hi-Z Lecture d un périphérique µp positionne les lignes adresses µp positionne la ligne R/W à 1 Périphérique doit positionner données µp lit données (quand E ) Périphérique doit mettre données en Hi-Z µp met données en Hi-Z M. eloizy 9 M. eloizy 10 Chronogrammes du µp Périphériques Situés «autour» du processeur Circuit adressable accessible en lecture ou écriture Exemples : Entrées / Sorties numériques CNA ou CAN Interfaces (écran, réseaux, mémoires de masse, ) Mémoires (RAM, ROM, UVPROM, EEPROM, OTP ) Vus par le processeur comme des mémoires M. eloizy 11 M. eloizy 12 Rappel Cellule mémoire unité R et WR inactifs : en Hi-Z R actif : onnée apparaît sur (en sortie) WR actif : onnée chargée en mémoire Autre possibilité : R/WR# : 1 : lecture de la mémoire ( en sortie) 0 : chargement de la mémoire ( en entrée) : validation de la mémoire R WR R/WR# Association de mémoires Augmentation du nombre de bits A0 A1 Numéro de ligne Mémoire 16x1 bits écodeur lignes 1 parmi 4 écodeur colonnes 1 parmi 4 A2 A3 Numéro de colonne R/W# & R/W# M. eloizy 13 M. eloizy 14 Mémoire 16x1 bits Association de mémoires R/W# A3 A2 A1 A0 Mémoire de mots 16x4 bits A3 A2 A1 A0 a3 Q3 d a3 Q2 d a3 Q1 d Adresse (0 à 15) M. eloizy 15 a3 Q0 d R/W# M. eloizy 16

3 écodeur 2 => 4 Association de mémoires Augmentation du nombre de mots 64x4 bits A5 A4 A3 A2 A1 A0 X Y cs q3 q2 q1 q0 en Q3 d3 a3 d2 d1 a1 d0 en Q2 d3 a3 a1 a0 en Q1 a3 a1 a0 en Q0 a3 a1 a0 d2 d1 d0 r/w# d3 d2 d1 d0 r/w# d3 d2 d1 d0 r/w# M. eloizy 17 Exemple : HM65764 R/W# M. eloizy 18 Exemple : 27C64 Boîtiers 27C64, 27C256 & 27C512 M. eloizy 19 M. eloizy 20 27C64, 27C256 & 27C512 (JEEC) Exemple : EEProm HN58S65 M. eloizy 21 M. eloizy 22 Exemple : UART TL16C450 Afficheur AV1624 M. eloizy 23 M. eloizy 24

4 CAN A7813 R SRAM SRAM RAM synchrone Horloge interne synchronisée sur CPU Évite temps attente lors accès R SRAM SRAM Fonctionne sur 2 fronts horloge M. eloizy 25 M. eloizy 26 R3 SRAM : MT41J256M8 32 Meg x 8 x 8 banks Caractéristiques : V = VQ = +1.5V 0.075V ifferential bidirectional data strobe ifferential clock inputs (CK, CK#) 8 internal banks for concurrent operation Automatic refresh t CK range: MHz Timing cycle time : ns ( Mb/s) Boîtier FBGA 94 billes Fine-pitch Ball Grid Array M. eloizy 27 M. eloizy 28 écodage d adresses écodage d adresses Assigner une adresse à chaque périphérique Circuit logique combinatoire Génération d un signal de validation Sélection d un circuit parmi les périphériques Actif pour une plage d adresses À partir de l adresse émise par le processeur Pour un µp avec NBA lignes d adresses Adresses comprises entre 0 et (2 NBA -1) M. eloizy 29 M. eloizy 30 Présentation Chaque périphérique se voit attribué une zone mémoire (plage d adresses) Choix arbitraire Parfois, contrainte liée au processeur Exemple : RAM 32 ko : octets (32768 adresses) On choisit de la placer en haut du plan mémoire : Occupe les adresses 8000 H à FFFF H. On génère un signal (CS) actif quand le processeur émet une adresse dans cette plage Méthode Exemple: Génération de CS pour des adresses comprises entre 4000 et 7FFF : Adresse A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 7FFF FFE FF x x x x x x x x x x x x x x CS actif quand : A15=0 ET A14=1 M. eloizy 31 M. eloizy 32

5 Exemple Système complet Système ko de ROM type 27C64 Bloc continu Vecteur RESET & interruptions en FFF8 à FFFF 8 ko de RAM type (en page 0) 1 uart TL16C450 1 EEPROM HM65764 écodage strict écodage incomplet Utilisation de circuit décodeur/démultiplexeur M. eloizy 33 M. eloizy 34 Circuit logique Circuit logique M. eloizy 35 M. eloizy 36 Circuit logique Circuit logique M. eloizy 37 M. eloizy 38 Circuit logique Système 6809 M. eloizy 39 M. eloizy 40

6 Alimentations Interruptions M. eloizy 41 M. eloizy 42 écodage Lignes R/W M. eloizy 43 M. eloizy 44 Câblage mémoires Câblage UART M. eloizy 45 M. eloizy 46 Extension de mémoire 6809 : 64k adressables On souhaite «voir» 1 Mo Nécessite 20 lignes d adresses (16x64 = 1024) Mise en place d un système de pages M. eloizy 47 M. eloizy 48

7 Mémoire partagée 2 processeurs Périphériques (RAM, ROM, ) distincts 1 périphérique en commun Par exemple : RAM Intérêt : Communication très rapide entre les 2 systèmes RAM propriétaire d un système M. eloizy 49 M. eloizy 50 Systèmes 16 bits Exemple : Bus d adresses A0 A23 : 16 Mo adressables Bus de données 0 15 : 16 bits Mémoire 16 bits constituée de 2 plans 8 bits en // Problème : accès à octets pairs ou impairs Nécessite signaux de plans individuels : US# & LS# Bus d adresse indique «adresse de mot» US# et LS# sélectionnent octet pair ou impair A0 inutile (non sorti sur le bus) Ne permet pas d accéder à un mot en adresse impaire Autre système : Utilisation de BHE# et A0 Exemple de bus 16 bits M. eloizy 51 M. eloizy 52

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