Conception de circuits numériques et architecture des ordinateurs

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1 Conception de circuits numériques et architecture des ordinateurs Frédéric Pétrot Année universitaire

2 Structure du cours C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 Codage des nombres en base 2, logique booléenne, portes logiques, circuits combinatoires Circuits séquentiels Construction circuits complexes Micro-architecture et fonctionnement des mémoires Machines à état Synthèse de circuits PC/PO Optimisation de circuits PC/PO Interprétation d'instructions Interprétation d'instructions Interprétation d'instructions Introduction aux caches 2 / 22

3 Plan Plan détaillé du cours d'aujourd'hui 1 Introduction Présentation de l'architecture 3 / 22

4 Plan 1 Introduction Présentation de l'architecture 4 / 22

5 Introduction Introduction Rappel de l'épisode précédent Implantation PC/PO de machines à pile et à accumulateur Modes d'adressage Exemple détaillé Étude détaillée d'un processeur : le MIPS Architecture symptomatique de la mouvance RISC décrite dans Computer organization & design, the hardware/software interface David Patterson et John Hennessy Très utilisé dans les applications embarquées (networking, digital home, mobile) 5 / 22

6 Présentation de l'architecture Caractéristiques globales de l'architecture bus de données et d'adresse sur 32 bits taille de l'instruction : 32 bits ISA 3-adresses 32 registres opérandes des instructions, noté $0 à $31 registres $1 à $30 : usage général registre $0 : vaut toujours 0 registre $31 : contient adresse de retour de fonction (imposé par 2 instructions) registre pc : adresse de l'instruction suivante registre ir : instruction en cours d'exécution registres hi et lo : résultat multiplication ou division entière 6 / 22

7 Présentation de l'architecture Exemples d'instructions Quelques instructions assembleur Entre registres add $2, $3, $5 $2 := $3 + $5 Avec une constante addi $2, $3, 0xF00D $2 := $3 + 0xFFFFF00D Branchement conditionnel beq $5, $9, étiquette pc := { étiquette si $5 $9 pc + 4 sinon Chargement à partir de la mémoire lw $1, 24($2) $1 := mem 4 [$2 + 24] Branchement inconditionnel j étiquette pc := étiquette 7 / 22

8 Présentation de l'architecture Modes d'adressage 3 modes d'adressage registre 5 bits dans l'instruction immédiat 5 bits dans l'instruction, pour les décalages 16 bits dans l'instruction, diérentes interprétations possibles 26 bits dans l'instruction, pour les sauts inconditionnels indirect registre (+ déplacement) 5 bits pour identier le registre + 16 bits pour la constante relatif à pc (2 cas) 8 / 22

9 Présentation de l'architecture Encodage des instructions 3 formats d'instruction Format R : OPCODE RS RT RD SH FUNC Format I : OPCODE RS RT IMM16 Format J : OPCODE IMM26 9 / 22

10 Présentation de l'architecture Tables des encodages Codage du champ OPCODE SPECIAL REGIMM j jal beq bne blez bgtz 001 addi addiu slti sltiu andi ori xori lui 010 COP lb lh - lw lbu lhu sb sh - sw / 22

11 Présentation de l'architecture Tables des encodages Champ FUNC lorsque l'opcode vaut SPECIAL sll - srl sra sllv - srlv srav 001 jr jalr - - syscall break mfhi mthi mflo mtlo mult multu div divu add addu sub subu and or xor nor slt sltu Champ rt, lorsque l' opcode vaut REGIMM bltz bgez bltzal bgezal / 22

12 Présentation de l'architecture Tables des encodages Champ RS, lorsque OPCODE vaut COP mfc mtc Champ FUNC, lorsque OPCODE vaut COP tlbr tlbwi tlbwr tlbp rfe / 22

13 Implantation de l'isa du MIPS R3000 Forme générique de quelques instructions de type R add rd, rs, rt sub rd, rs, rt r d := r s + r t r d := r s r t Codage add $4, $2, $3 sll $3, $2, 0x2 0x x / 22

14 Implantation de l'isa du MIPS R3000 Forme générique de quelques instructions de type I addiu rt, rs, imm16 r t := r s + imm imm beq rs, rt, imm16 { aic + 4 si r s r t, pc := aic imm imm sinon lw rt, imm16(rs) r t := mem 4 [r s + imm imm ] aic : adresse de l'instruction courante, pc contenant l'adresse de l'instruction suivante Codage addiu $4,$2,156 0x c 0x40328:bne $3,$2,0x x / 22

15 Implantation de l'isa du MIPS R3000 Forme générique des deux instructions de type J j imm26 pc (aic + 4) imm jal imm26 $31 := (aic + 4); pc (aic + 4) imm Codage 0x40328:j 0x x080000DD 15 / 22

16 Implantation de l'isa du MIPS R3000 Construction d'un chemin de données abstrait sur lequel ces instructions peuvent être exécutées. Registres implicites : pc, ir Banc de 32 registres, à 2 accès en lecture au même cycle Constantes : adresse du reset, incrément de pc,... Registre invisible du logiciel : AD contient l'adresse eective nécessaire aux load et store Unité de calcul : ALU 16 / 22

17 Implantation de l'isa du MIPS R3000 Utilisation de ir : Dépend du format Immédiat sur 5 bits étendu sur 32 bits sans extension de signe pour les décalages Immédiat sur 16 bits étendu à 32 bits, avec ou sans extension de signe, avec ou sans multiplication par 4 Immédiat sur 26 bits multiplié par 4 et concaténé au 4 bits de poids fort de pc Champs r d, r s et r t directement utilisés pour indiquer la destination et les opérandes au banc de registres Détails au tableau après la planche suivante 17 / 22

18 Partie opérative simpliée WEPC WERF WEAD WEIR SELYSELX OP S Z OE RES DATA X C S T S P C $ i A D I R A L U Y ADDR Simplications Vue relativement abstraite qui sera ranée en TD et en CEP 18 / 22

19 Survol de la partie contrôle simpliée Vue globale hiérarchique /RST ir<-mem(pc) fetch pc<-pc+4 decod nop special RST nop regimm Reset Branch Reg ImmU Imm Load Store 19 / 22

20 Survol de la partie contrôle simpliée Reset et opérations avec immédiat étendu de signe RST pc<- 0xbfc0000 reset ad<-i16 imd rt<-rs+ad rt<-rs<ad addiu sltiu RST /RST RST /RST 20 / 22

21 Ajouts nécessaires pour être utilisable Interruptions et exceptions si exception, inhibition de l'écriture dans les registres testées identiquement au RST, en n d'instruction sauvegarde de l'adresse de l'instruction à laquelle reprendre après le traitement saut à une adresse connue à laquelle se trouve le gestionnaire Modes de fonctionnement noyau : on peut tout faire utilisateur : seul une partie de la mémoire est accessible, certaines instructions sont interdites 21 / 22

22 Hall of fame Quelques processeurs 8 bit PC/PO ayant marqué leur époque Intel 8080 Zilog Z80 Motorola 6800 MOSTech 6502 Quelques processeurs 16 et ou 32 bit PC/PO ayant marqué leur époque DEC PDP-11 a Intel 8086 Motorola a. Machine sur laquelle Unix et le langage C ont été développés 22 / 22

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