Éléments de mémorisation dynamiques

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1 Éléments e mémorisation ynamiues Alain GUYOT TIMA DEA MICROÉLECTROIQUE (33) Alain.Guyot@imag.fr Techniues e l'informatiue et e la Microélectroniue pour l'architecture. Unité associée au C..R.S. n B76 mémoire ynamiue 99

2 But Réaliser un circuit ui conserve une valeur logiue penant un temps nécessairement court Optimiser la surface et/ou la vitesse Problèmes - lecture - écriture - rétention/entretien - temps e 'hol','set-up' - initialisation fonction mémoire transistors masues Le temps est iscrètement rythmé par une horloge mémoire ynamiue 2

3 Mémorisation ynamiue charges f u i t e s inversion faible f u i t e s Comment faire un maître-esclave?, na µm 2 cj =,3 ff µm 2 2 = 2 2 Les phases et ne se recouvrent pas 2 mémoire ynamiue 2

4 Mémorisation ynamiue x x X V - Vtn P non bloué X Vtp non bloué Porte e transmission avec un transistor et un transistor P Avantage: pas e perte e seuil Inconvénient: 2 commanes et mémoire ynamiue 22

5 mémoire ynamiue 23 Registre à écalage ynamiue passage par les P := x x := X X Peut on profiter es eux phases et?

6 Deux phases complémentées avantage: circuit très sur inconvénient: 4 fils 'horloge 2 2 mémoire ynamiue 24

7 Exercice: analyser le fonctionnement _ Les phases et sont non recouvrantes. 2 Les commanes up et own sont exclusives 2 Cycle t Cycle t+ cin cout cin cout up own mémoire ynamiue 25

8 Exercice: analyser le fonctionnement _ Les commanes up et own sont exclusives Temps t Temps t+ cin cout cin cout up own mémoire ynamiue 26

9 "Clocke CMOS" (C 2 MOS) Figure 3 Figure Figure 2 La porte Figure 2 est un peu plus simple et un peu plus lente ue la porte Figure. Ces eux variantes ont la même fonction. La figure 3 est l'icône logiue. mémoire ynamiue 27

10 Portes logiues en "Clocke CMOS" (C 2 MOS) P P Figure Figure 2 mémoire ynamiue 28

11 Sensibilité u C 2 MOS à la phase Peut on profiter es eux phases et? = x isolé, = x := isolé x isolé, := X x :=, isolé = x := isolé, = x isolé X mémoire ynamiue 29

12 Sensibilité u C 2 MOS aux fronts 'horloge x entrée 2 2 Figure Figure 2 Penant la transition e l'horloge (Vtn < < 5 - Vtp) les transistors 3 et 5 (figure ) conuisent onc = 2, 3 et 5 conuisent ; = 3, 5 et 6 conuisent = :=. Penant la transition e l'horloge (Vtn < < 5 -V tp) les transistors 2 et 6 (figure ) conuisent onc = 2, 5 et 6 conuisent ; = 2, 3 et 6 conuisent = :=. Utiliser soit une horloge à fronts raies soit 4 fils 'horloge (Figure 2) mémoire ynamiue 2

13 entity C2MOS is Port ( D, PHI, PHI2, VDD, VSS : in STD_LOGIC; Q : out STD_LOGIC ); en C2MOS; architecture STRUCTURAL of C2MOS is signal S, S, S2, S3, S4, S5, S6, S7, S8, S9 : STD_LOGIC; signal T, T, T2, T3, T4, T5, T6: STD_LOGIC; begin P : PMOS port map ( D, VDD, T6 ); P2 : PMOS port map ( T, VDD, T ); P3 : PMOS port map ( S7, VDD, T5 ); P4 : PMOS port map ( T3, VDD, S ); P5 : PMOS port map ( S8, VDD, T4 ); P6 : PMOS port map ( T2, VDD, S9 ); P7 : PMOS port map ( PHI2, T6, T ); P8 : PMOS port map ( PHI, T, S7 ); P9 : PMOS port map ( PHI2, T5, T3 ); P: PMOS port map ( PHI, S, S8 ); P: PMOS port map ( PHI2, T4, T2 ); P2: PMOS port map ( PHI, S9, Q ); : MOS port map ( PHI, S3, T ); 2 : MOS port map ( PHI2, S4, S7 ); 3 : MOS port map ( PHI, S5, T3 ); 4 : MOS port map ( PHI2, S6, S8 ); 5 : MOS port map ( PHI, S2, T2 ); 6 : MOS port map ( PHI2, S, Q ); 7 : MOS port map ( D, VSS, S3 ); 8 : MOS port map ( T, VSS, S4 ); 9 : MOS port map ( S7, VSS, S5 ); : MOS port map ( T3, VSS, S6 ); : MOS port map ( S8, VSS, S2 ); 2: MOS port map ( T2, VSS, S ); en STRUCTURAL; configuration CFG_C2MOS_STRUCTURAL of C2MOS is for STRUCTURAL PHI PHI2 PHI2 PHI for all: PMOS use COFIGURATIO IEEE.CFG_PXFERGATE_A; en for; for all: MOS use COFIGURATIO IEEE.CFG_XFERGATE_A; en for; en for; en CFG_C2MOS_STRUCTURAL; Description VHDL T6 P P7 T P2 P8 VDD P3 P4 P5 P_6 D T S7 T3 S8 T_2 2 T3 P9 3 VSS P P P_ _2 S 4 T4 5 S_9 _6 Q mémoire ynamiue 2

14 Barrière monophasée (TSPC) x x = et = x = et isolé = et = x isolé et = x = et = x isolé et = x = et = x = et isolé passage blocage blocage passage échantillonnage échantillonnage mémoire ynamiue 22

15 Barrière monophasée (variante à 5 t.) x y y x = et = x = et y isolé = et = x isolé et y = = et change isolé = et = x isolé et y = = et = x = et y isolé = et change isolé passage blocage blocage passage échantillonnage échantillonnage mémoire ynamiue 23

16 Maître-esclave monophasée = M = M2 = M M2 =M2 M= M2 mémorise M= M2=, mémorise = M mémorise = M=, M2 mémorise Figure Figure 2 mémoire ynamiue 24

17 mémoire ynamiue 25 Maître-esclave monophasée (variante) Figure M M2 Figure 2 M M2 M M M2 mémorise mémorise mémorise mémorise M2 M M2 M M2 mémorise mémorise mémorise mémorise M2 ➈ ➀ 2 ➂ ➃ ➄ ➅ ➆ ➇

18 Maître-esclave ouble front (DETDFF Double Ege-Triggere D-FlipFlop) M M2 2 2 échantillonne ans M3 ou M4 échantillonne ans M ou M2 échantillonne ans M3 ou M4 M3 M4 2 M M2 M3 M4 2 2 M M2 M3 M4 mémorise mémorise mémorise mémorise mémoire ynamiue 26

19 Maître-esclave ouble front (multiplexage e la ) Il n y a pas e court-circuit e la mémoire ynamiue 27

20 Porte logiue statiue avec barrière monophasée (TSPC) P P Figure Figure 2 mémoire ynamiue 28

21 Porte logiue ynamiue avec barrière monophasée (TSPC) P Figure Figure 2 mémoire ynamiue 29

22 Disjonction et maître-esclave TSPC A B A B mémoire ynamiue 22

23 "Pipe-Line" e logiue ynamiue (ORA) P transistor 'évaluation transistor e préécharge transistor e précharge transistor 'évaluation Evaluation penant Blouent les penant l'évaluation Evaluation penant transistor e précharge transistor 'évaluation P transistor 'évaluation transistor e préécharge mémoire ynamiue 22

24 "Pipe-Line" e logiue ynamiue (ORA) X s peut être entrée 'un Penant le recouvrement 'horloge = =, x et s sont ensemble en phase 'évaluation. L'état précéente était Évaluation penant Évaluation penant soit =, = et s est éjà évalué soit =, = et s est éjà évalué Précharge x = isolé, évaluation e s Précharge x =, précharge s = Évaluation e x, précharge s = Évaluation:e x, évaluation e s ne oit pas passer e à passe e à x passe e à = ce ui est impossible mémoire ynamiue 222

25 "Pipe-Line" e logiue ynamiue 4 phases périoe mémoire ynamiue 223

26 "Pipe-Line" e logiue ynamiue 4 phases porte ( non échantillonnée) passage blocage passage blocage précharge évaluation précharge évaluation passage stable blocage échantillonnage au milieu e l'évaluation grane tolérance aux élais 'horloge (< ± phase) passage stable bloué mémoire ynamiue 224

27 "Pipe-Line" e logiue ynamiue 4 phases périoe mémoire ynamiue 225

28 Conclusion sur les mémoires ynamiues Schéma Horloge Avantage Inconvénient C MOS TSPC et 2 une phase Insensible à la ualité e l'horloge Une seule phase non recouvrement sensible à la ualité DETDFF une phase Fréuence moitié sensible à la ualité pipe ORA pipe 4 Phases Propagation et 4 phases Insensible à la ualité e l'horloge Insensible à la ualité e l'horloge sensible au bruit sensible au bruit mémoire ynamiue 226

29 reset carry out carry in D Q mémoire ynamiue 227