Instructions MIPS R3000
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- Pascale Lépine
- il y a 7 ans
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1 Instructions MIPS
2 Instructions MIPS R3000 Instructions Load/Store Arith - Logique Jump - Branch Floating Point Management Special Registres R0 - R31 PC HI LO 3 formats d'instruction tous sur 32 bits 6 bits 5 bits 5 bits 5 bits 5 bits 6 bits OP rs rt rd shamt funct OP rs rt 16 bit number OP 26 bit jump target R format I format J format
3 Mode d'adressage
4 Modes d'adressage MIPS Registre opérande dans un registre op rs rt rd funct Register Basé (déplacement) l'adresse (en mémoire) de l'opérande = contenu registre + offset (16 bits) contenu dans l'instruction op rs rt offset base register word operand word or byte operand Immédiat opérande sur 16 bits dans l'instruction 3. Immediate addressing op rs rt operand
5 Modes d'adressage MIPS PC-relatif prochaine instruction = PC + constante sur 16-bit op rs rt offset Program Counter (PC) branch destination instruction Pseudo-direct prochaine instruction = constante sur 26-bit concaténé aux 4 bits de poids fort de PC op jump address jump destination instruction Program Counter (PC)
6 Construction du chemin de données
7 Fonctionnalité du chemin de données Chemin de données simplifié pour les instructions : chargement/rangement : lw, sw arith. et logique : add, addu, sub, subu, and, or, xor, nor, slt, sltu arith. et logique immédiate : addi, addiu, andi, ori, xori, slti, sltiu de contrôle de flux : beq, j Schéma d'exécution : Lecture et mise à jour de registre d'adresse RAM de l'instruction courante Décodage de l'instruction (et lecture des registres) Exécution de l'instruction Fetch PC = PC+4 Exec Decode
8 Vue simplifiée Deux types d'unités : Combinatoires (UAL, logique de contrôle) Séquentielles : bancs de registres, mémoires PC Instruction Instruction Register Reg Addr File Reg Addr Reg Addr Data Data Data Data Hyp : opération traitée en 1 seul cycle Mémoire instructions mémoire de données (modèle Harvard)
9 Recherche d'instruction (Fetch) Deux étapes Lire l'instruction dans la mémoire Mettre à jour le registre PC clock Exec Fetch PC = PC+4 Decode PC 4 Add Instruction Instruction PC est mis à jour à chaque top horloge (pas besoin de signal d'écriture) La lecture est une action «combinatoire» (pas besoin de signal de contrôle)
10 Décodage (Decode) Décoder consiste à envoyer l'opcode à l'unité de contrôle et les signaux de lecture de registres (signaux d'adresse de registres contenu dans l'instruction). Fetch PC = PC+4 Control Unit Exec Decode Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2
11 Exécution (Execute) Instruction de type R add, sub, slt, and, or R-type: op rs rt rd shamt funct exécuter l'op (op et funct) sur les opérandes rs et rt stocker le résultat dans rd RegWrite control Exec Fetch PC = PC+4 Decode Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 overflow zero Banc de registre pas mis à jour à chaque instruction (e.g. sw) => signal spécific (écriture sur front descendant sinon conflit avec la lecture)
12 Exécution : Instructions Load et Store I-Type: op rs rt address offset Ex : lw $t1, 4($t0) sw $t0, 12($sp) additionne le contenu d'un registre (rs) à une constante 16 bits : - registre de base lu après décodage - extension de la constante à 32 bits store : lecture dans le banc de registres, écriture en mémoire load : lecture mémoire, écriture dans le banc de registres
13 Instructions Load et Store RegWrite control MemWrite Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 overflow zero Data Data Sign Extend Mem
14 Instructions Load et Store RegWrite control MemWrite Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 overflow zero Data Data Sign 16 Extend 32 Mem
15 Instruction Branch I-Type: op rs rt address offset compare les registres rs et rt (test flag zero ) calcule de l'adresse destination : (PC+4) + extension(offset) << 2
16 Instruction Branch 4 Add Shift left 2 Add Branch target address PC control Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 zero (to branch control logic) Sign 16 Extend 32
17 Instruction Branch 4 Add Shift left 2 Add Branch target address PC control Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 zero (to branch control logic) Sign 16 Extend 32
18 Instruction Jump J-Type: op jump target address Add 4 4 PC Instruction Instruction 26 Shift left 2 28 Jump address
19 Assemblage des composants ajout des lignes de contrôle Fetch, decode et execute en un seul cycle : chaque ressource utilisée une seule fois (ex : séparation des mémoires) multiplexeur temps de cycle réglé sur l'instruction la plus longue
20 Fetch, Decode, Execute PC 4 Add Instruction Instruction RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 control ovf zero MemWrite Data Data Sign 16 Extend 32 Mem
21 Multiplexor Insertion PC 4 Add Instruction Instruction RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 Src control ovf zero MemWrite Data Data MemtoReg Sign 16 Extend 32 Mem
22 Ajout de l'horloge System Clock clock cycle RegWrite MemWrite PC 4 Add Instruction Instruction Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 Src control ovf zero Data Data MemtoReg Sign 16 Extend 32 Mem
23 Ajout de l'unité de branchement 4 Add PC Instruction Instruction RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 Src control ovf zero MemWrite Data Data MemtoReg Sign 16 Extend 32 Mem
24 Ajout de l'unité de branchement Add 4 Shift left 2 Add PCSrc PC Instruction Instruction RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data 2 Src control ovf zero MemWrite Data Data MemtoReg Sign 16 Extend 32 Mem
25 Ajout de l'unité de contrôle 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
26 Parcours du chemin de données
27 R-type Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
28 R-type Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
29 Store Word Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
30 Store Word Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
31 Load Word Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
32 Load Word Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
33 Branch Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
34 Branch Instruction Data/Control Flow 0 4 Add Op Instr[31-26] Control Unit Branch Src Shift left 2 Add 1 PCSrc Mem MemtoReg MemWrite PC Instruction Instr[31-0] RegDst Instr[25-21] Instr[20-16] 0 1 Instr[15-11] RegWrite Addr 1 Register Addr 2 Data 1 File Write Addr Data ovf zero Data Data 1 0 Instr[15-0] Sign 16 Extend 32 control Instr[5-0]
35 Utilisation du chemin de données Les instructions n'utilisent pas toutes les mêmes parties du chemin de données : format R / branch : pas d'accès à la mémoire de données store : pas d'écriture de registre
36 Multi cycle exécution mono-cycle : cycle calculé sur l'instruction la plus longue exécution multi-cycle : les instructions ont des temps d'exécution différents
37 Mono-Cycle vs. Multi-Cycle Implémentation mono-cycle: Clk Cycle 1 Cycle 2 Implémentation multi-cycle: lw sw perte horologe multicycle plus lente que 1/5 e (car stabilisation des lignes) Clk Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 Cycle 6 Cycle 7 Cycle 8 Cycle 9Cycle 10 lw IFetch Dec Exec Mem WB sw IFetch Dec Exec Mem R-type IFetch
38 Performance CPI : cycle par instruction ex : speedup= CPI mono cycle tpsclock mono cycle CPI moyen multi cycle tps clock multi cycle Instruction type CPI Freq Freq * CPI Load Store Branch taken * Branch not taken * Jump Total 4.04 tps mono = 1 ns tps multi = 1.1 ns speedup = (5/4.04) * (1/1.1) = => gain : 12,5%
39 Pipeline
40 Pipeline Idée : faire travailler les différents circuits en parallèle : instruction suivante chercher pendant que la précédente est décodée, etc. reprend l'idée du travail à la chaine Les CPUs modernes sont généralement pipelinés voire superpipelinés (plusieurs pipelines en parallèle)
41 Pipeline MIPS Le pipeline : augmente le débit : nombre d'instructions exécutés par seconde mais pas la latence : temps d'exécution d'une seule instruction Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 Cycle 6 Cycle 7 Cycle 8 lw IFetch Dec Exec Mem WB sw IFetch Dec Exec Mem WB R-type IFetch Dec Exec Mem WB - temps de lcycle donné par l'unité la plus lente - CPI identique pour toutes les instructions
42 Single Cycle, Multiple Cycle, vs. Pipeline Exécution mono cycle Clk Cycle 1 Cycle 2 Exécution multi cycle lw sw Perte Cycle 1 Cycle 2 Cycle 3 Cycle 4 Cycle 5 Cycle 6 Cycle 7 Cycle 8 Cycle 9Cycle 10 Clk lw IFetch Dec Exec Mem WB sw IFetch Dec Exec Mem R-type IFetch Pipeline lw IFetch Dec Exec Mem WB sw IFetch Dec Exec Mem WB pipeline clock idem que multi cycle clock R-type IFetch Dec Exec Mem WB
43 Modification du chemin de données Séparation des étages du pipeline => introduction registres de pipeline IF:IFetch ID:Dec EX:Execute MEM: MemAccess WB: WriteBack Add PC 4 Instruction IFetch/Dec Addr 1 Register Addr 2Data 1 File Write Addr Data 2 Dec/Exec Shift left 2 Add Exec/Mem Data Data Mem/WB Sign 16 Extend 32 System Clock
44 Modification du chemin de données Signaux de contrôle déterminés lors du décodage et conservés dans les registres de pipeline ID/EX EX/MEM IF/ID Control PC 4 Instruction Add Addr 1 Register Addr 2Data 1 File Write Addr Data 2 Shift left 2 Add Data Data MEM/WB Sign 16 Extend 32
45 Pipelining the MIPS ISA What makes it easy all instructions are the same length (32 bits) - can fetch in the 1 st stage and decode in the 2 nd stage few instruction formats (three) with symmetry across formats - can begin reading register file in 2 nd stage memory operations can occur only in loads and stores - can use the execute stage to calculate memory addresses each MIPS instruction writes at most one result (i.e., changes the machine state) and does so near the end of the pipeline (MEM and WB) What makes it hard structural hazards: what if we had only one memory? control hazards: what about branches? data hazards: what if an instruction s input operands depend on the output of a previous instruction?
46 Performance
47 Performance Time (clock cycles) I n s t r. Inst 0 Inst 1 Latence de 5 cycles une fois le pipeline rempli, CPI = 1 O r d e r Inst 2 Inst 3 Inst 4 Temps de remplissage du pipeline
48 Performance speedup n instructions = CPI moyen multi-cycle * n/((latence - 1) + n Clk multi-cycle pipeline rem : le temps horloge est le même donc n'intervient pas ex : pour 1 instruction, speedup = 4.04/5 = 0.8 pour 1000 instr., speedup = 4040/1004 ~ 4
49 Problèmes soulevés par le pipeline
50 Différents problèmes Conflits structurels : utilisation de la même ressource au même moment Conflits de données : accès à une donnée en cours de modification Aléas de contrôle : l'instruction suivante n'est pas à la suite dans la mémoire
51 L'accès mémoire peut provoquer un conflit structurel Time (clock cycles) I n s t r. lw Inst 1 Mem Reg Mem Reg Mem Reg Mem Reg lecture donnée O r d e r Inst 2 Inst 3 Mem Reg Mem Reg Mem Reg Mem Reg Inst 4 lecture instruction Mem Reg Mem Reg solution : séparer les mémoires
52 Accès banc de registres Time (clock cycles) I n s t r. add $1, Inst 1 O r d e r Inst 2 add $2,$1,
53 Accès banc de registres Time (clock cycles) I n s t r. add $1, Inst 1 solution : écriture sur front montant lecture sur front descendant O r d e r Inst 2 add $2,$1,
54 Conflit de données dépedance de registres entre instructions I n s t r. O r d e r add $1, sub $4,$1,$5 and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5 Conflit «lecture après écriture»
55 Conflit de données dépedance de registres entre instructions add $1, sub $4,$1,$5 and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5 Conflit «lecture après écriture»
56 Conflit de données : load I n s t r. O r d e r lw $1,4($2) sub $4,$1,$5 and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
57 Conflit de données : load I n s t r. O r d e r lw $1,4($2) sub $4,$1,$5 and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
58 Solution 1 : bulle I n s t r. add $1, bulle attente -> bulle O r d e r bulle sub $4,$1,$5 and $6,$1,$7
59 Solution 2 : forwarding de résultat I n s t r. add $1, sub $4,$1,$5 fournir les résultats dès qu'ils sont disponibles O r d e r and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
60 Solution 2 : forwarding de résultat I n s t r. add $1, sub $4,$1,$5 fournir les résultats dès qu'ils sont disponibles O r d e r and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
61 Forwarding sur chargement I n s t r. lw $1,4($2) sub $4,$1,$5 O r d e r and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
62 Forwarding sur chargement I n s t r. lw $1,4($2) sub $4,$1,$5 O r d e r and $6,$1,$7 or $8,$1,$9 xor $4,$1,$5
63 Aléas de contrôle Lorsque le flot d'instruction n'est pas séquentiel (i.e., PC = PC + 4) sauts conditionnels (beq, bne) sauts inconditionnels (j, jal, jr) Exceptions Solutions bulles (diminue la performance) forwarding de résultat (ne supprime pas toutes les bulles) prédictions Moins fréquent que les conflits de données mais aucune solution aussi efficace
64 Rappel : chemin de données Signaux de contrôle déterminés lors du décodage et conservés dans les registres de pipeline ID/EX EX/MEM IF/ID Control PC 4 Instruction Add Addr 1 Register Addr 2Data 1 File Write Addr Data 2 Shift left 2 Add Data Data MEM/WB Sign 16 Extend 32
65 Sauts inconditionnels (jump) calcul ramené dans l'unité de décodage => vidange I n s t r. j flush O r d e r j target Heureusement moins de 3% des instructions
66 Sauts conditionels (branch) Dependencies backward in time cause hazards I n s t r. O r d e r beq lw Inst 3 Inst 4
67 Solution 1 : flush (vidange) I n s t r. beq flush bulle flush mais diminue le speedup O r d e r flush flush beq target Inst 3 IM Reg DM
68 Solution 2 : forwarding réalisation du calcul dans l'unité de décodage I n s t r. beq flush O r d e r beq target Inst 3 IM Reg DM
69 Solution 3 : prédiction de branchement I n s t r. O r d e r 4 beq $1,$2,2 flush 8 sub $4,$1,$5 16 and $6,$1,$7 20 or r8,$1,$9 Branch decision hardware placé dans l'étage de décodage
70 Deux types de mise en attente Bulle (instruction nop) Flushes (vidange de pipeline) : remplacement d'une instruction par une autre (sauts)
71 Many Other Pipeline Structures Are Possible What about the (slow) multiply operation? Make the clock twice as slow or let it take two cycles (since it doesn t use the DM stage) MUL What if the data memory access is twice as slow as the instruction memory? make the clock twice as slow or let data memory access take two cycles (and keep the same clock rate) IM Reg DM1 DM2 Reg
72 Résumé Les processeurs modernes utilisent le pipeline Le pipeline ne change pas la latence mais améliore le débit Speedup potentiel : une instruction à chaque cycle Le pipeline est limité par l'étage le plus lent, ainsi : Des étages différemment cadencés rendent le pipeline inefficace Les temps de remplissage et de vidange influe sur les performances Des conflits (données, ressources) sont à résoudre Mise en attente augmente le CPI moyen
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