Étape #1 : Réalisation d'un port d'e/s

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1 Étape #1 : Réalisation d'un port d'e/s Objectif Outils Xilinx : Créer un schéma à partir des primitives (symboles de base) de XILINX Structure hiérarchique de schémas Synthèse et test sur FPGA Concepts de SFO : Rappel sur les bascules et les registres Comprendre la communication par bus entre le cœur et un périphérique Mettre en place un décodage d'adresse (local au port d'e/s) minimaliste : concevoir une petite logique combinatoire Comprendre la notion de logique 3 états (état haute impédance Z) Qu'est ce qu'un port d'e/s? Il s'agit d'un dispositif périphérique (en périphérie du cœur processeur) qui permet la communication entre un cœur microprocesseur et l'extérieur de son micro-contrôleur via les broches du boîtiers du composant. Figure 1 - Le port d'entrées/sorties en périphérie du cœur processeur. Il permet au cœur de communiquer des informations binaires «tout ou rien» vers l'extérieur via les broches du boîtiers Les broches d'un port d'e/s peuvent être reliées, par exemple, à des LED pour afficher un niveau logique, ou à des interrupteurs pour acquérir un niveau logique 0/5V. Ainsi chaque broche doit être configurée indépendamment des autres soit en entrée (interrupteurs etc.) soit en sortie (LEDS etc.). Dans le cas du STM32 les ports de 32 bits sont contrôlées principalement par quatre registres de 32 bits: GPIO_CRL et GPIO_CRH (Control Register Low/ High) : permettent d'indiquer pour chacune des broches du port si elles sont en entrée ou en sortie ainsi que Step_1_PORT_IO_v2011c.odt 1/6

2 la technologie électronique à utiliser. GPIO_ODR (Output Data Register) : permet d'imposer un niveau logique (1 ou 0) aux broches orientées en sorties par GPIO_CRL/H, les broches orientées en entrées ne sont pas affecté par leur bit respectif de GPIO_ODR GPIO_IDR (Input Data Register) : permet de lire le niveau logique des broches, quelles soient orientées en sortie ou en entrée. C'est au cœur processeur de réaliser la configuration des broches et de communiquer avec le GPIO en faisant des accès en lecture ou en écriture aux registres internes au port d'e/s via les bus de données (DataIn et DataOut) et le bus d'adresse (Adr). Spécifications du port d'e/s : Notre GPIO est une version 8 bits simplifiée du GPIO du STM32. Le cœur communique avec le GPIO via les 3 adresses suivantes : Tableau 1: Description des 3 registres ODR, IDR et CR permettant de configurer et d'utiliser le GPIO de notre désigne les 14bits de poids fort de l'adresse de ces registres. Cette adresse, ainsi que celles de la RAM et de la ROM, sera déterminée par vos soins à l'étape 2. BusError signale que le périphérique n'est pas prévu pour réaliser ces fonctions et que sont comportement est indéterminé dans ce cas. Adresse 16 bits : a15 a2: a1 a0 Registre Accès en Lecture Accès en écriture a15 a2: a1 : 0 0 a15 a2: a1 : 0 1 a15 a2: a1 : 1 0 ODR 8 bits Write only IDR 8bits Read only CR 8bits Write only BusError Renvoi le niveau logique des 8 broches qu'elles soient orientées en entrée ou en sortie BusError Mémorise les 8 niveaux logiques à émettre sur les broches des bits orientés en sortie. Aucun effet sur les broches orientées en entrées. BusError Mémorise les 8 bits de configuration des broches : 0 pour orienter la broche respective en entrée et 1 pour l'orienter en sortie. Le décodeur d'adresse est chargé de reconnaître l'adresse de ces 3 registres et de positionner dans ce cas le CS_PORT à 1 pour valider le port d'e/s. Il doit aussi reconnaître si l'accès est valide (adresse existante, accès en lecture ou écriture correct) et signaler toute erreur au processeur par un signal de contrôle BusError. Le décodeur d'adresse sera réalisé par vos soins dans l'étape suivante. Rappels et premiers essais La bascule D La brique fondamentale d'un système séquentiel (processeur ou autre) est la bascule D avec entrée d'autorisation. Voici la table de vérité de la bascule (Flip-Flop) FDCE. Table de vérité Step_1_PORT_IO_v2011c.odt 2/6

3 symbole Q1 : Complétez le chronogramme suivant (sortie Q de la bascule): Q Le buffer 3 états Table de vérité : buffer 3 états actif à l'état bas ( de T ) Buffer inactif (Z) symbole Buffer actif Il s'agit à la base d'une fonction logique «oui», à savoir la sortie est égale à l'entrée. La différence majeure réside dans la présence d'une seconde entrée, ici T, qui a une action «technologique» et non logique sur la sortie. Selon le niveau logique de T, la sortie peut passer en état de haute impédance, noté Z, ce qui correspond à une sortie laissée branchée «en l'air» n'imposant ainsi aucun niveau logique : c'est à un des autres circuits connectés sur la sortie d'imposer le niveau. Pour résumer, et en observant la table de vérité : si T vaut '0', le symbole peut se résumer à un simple fil entre I et O si T vaut '1', alors on peut effacer le symbole complètement car sa sortie est déconnectée. On dit dans ce cas que le buffer est «actif à l'état bas» car il impose un niveau logique de sortie uniquement lorsque T vaut 0. Step_1_PORT_IO_v2011c.odt 3/6

4 Q2 : Premier test du GPIO Récupérez le projet etape_1.zip et connectez les switchs et Leds comme indiqué dans la figure suivante et dans le tableau 2. Figure 2 - Vous vous connecterez au port d'e/s implémenté dans la FPGA par le biais d'interrupteurs, bouton poussoir et LEDs de la carte. Vous pouvez ainsi générer vous même les signaux émanant du cœur et du décodeur d'adresse en ce qui concerne le CS_PORT Tableau 2: Connections à effectuer dans le schéma uchip.sch pour relier le GPIO avec les switchs et LEDs de la carte spartan III Siganux du GPIO Connecteur externe de la FPGA Din(3:0) A(1:0) CS_PORT R/W CK PORT(1:0) PORT(3:2) SW(3:0) SW(5:4) SW6 SW7 BTN0 BTN(3:2) LED(8:7) Dout(3:0) LED(3:0) La première version du GPIO étant donnée par le schéma de la figure 2, déterminez et testez sur la carte les signaux capable de : transmettre les niveaux de PORT(3:0) vers Dout(3:0) mémoriser 1001 dans la bascule (ODR) transmettre les niveaux de ODR sur PORT(3:0) sans affecter Dout(3:0) idem mais en affectant aussi Dout(3:0) effectuer un court circuit entre un bouton poussoir et un PORT Step_1_PORT_IO_v2011c.odt 4/6

5 Figure 3 - Première version du GPIO Conception finale : Dans la fgure 4, identifez dans ce schéma les bascules ODR, CR,et IDR puis Q3 déterminez les équations logiques de leur chip enable pour que le GPIO fonctionne comme indiqué dans le tableau 2 page 4. Pour réaliser le GPIO final et le tester en réel sur la carte vous modifierez la schématique du GPIO en utilisant les symboles suivant : les bascules D 4 bits : FD4CE, catégorie Flip-Flop. Les éléments combinatoires de base : INV4, INV, AND3b1..., catégorie Logic Les buffer 3 états : IOBUF, OBUFT... catégorie IO potentiel (niveaux logique) fixe : gnd, vcc...catégorie general Step_1_PORT_IO_v2011c.odt 5/6

6 : Réalisez et implantez le GPIO fnal dans la FPGA et testez en réel le Q4 fonctionnement du GPIO Figure 4 - Version finale du GPIO où chaque broche est indépendante des autres Step_1_PORT_IO_v2011c.odt 6/6

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