DSP architecture et applications

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1 Haute Ecole d Ingénierie et de Gestion du Canton du Vaud DSP architecture et applications Chapitre 3 GÉNÉRATEURS D ADRESSES Création de buffers linéaires et circulaires Gestion des pages mémoires ADSP-29X DSP CORE DAG 4X4X6 DM ADDRESS BUS PX DATA REGISTER FILE MULT DAG2 4X4X6 PM ADDRESS BUS INPUT REGISTERS RESULT REGISTERS 6 X6-BIT CACHE 64 X24-BIT PROGRAM SEQUENCER DMA CONNECT PM DATA BUS 24 DM DATA BUS 6 I/O DATA 6 BARREL SHIFTER ALU INTERNAL MEMORY FOUR INDEPENDENTBLOCKS ADDRESS 24 BIT DATA ADDRESS 24 BIT DATA ADDRESS 6 BIT DATA ADDRESS 6 BIT DATA DMA ADDRESS 24 DMA DATA 24 I/O ADDRESS 8 I/O REGISTERS (MEMORY-MAPPED) CONTROL STATUS BUFFERS BLOCK BLOCK BLOCK2 BLOCK3 JTAG TEST AND EMULATION EXTERNAL PORT ADDR BUS MUX DATA BUS MUX I/O PROCESSOR EMBEDDED CONTROL PERIPHERALS AND COMMUNICATIONS PORTS DMA CONTROLLER SYSTEM INTERRUPT CONTROLLER PROGRAMMABLE FLAGS (6) TIMERS (3) 3 M. Correvon

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3 T A B L E D E S M A T I E R E S PAGE 3. LES GÉNÉRATEURS D ADRESSES INTRODUCTION DÉFINITION DU MODE POUR LES GÉNÉRATEURS D ADRESSES BANK PRIMAIRE ET SECONDAIRE DES GÉNÉRATEURS D ADRESSES DAG PAGES RÉSERVÉES AUX REGISTRES D INDEX DES GÉNÉRATEURS D ADRESSE TEMPS DE LATENCE Temps de latence propre à la modification du registre MSTAT Temps de latence liés à la modification des registres d index et de page MODE D ADRESSAGE AVEC BITS INVERSÉS Généralités Exemple d adressage avec bits inversés FONCTION D ADRESSAGE AVEC LES GÉNÉRATEURS D ADRESSES DAG Exemple ADRESSAGE DE BUFFERS CIRCULAIRES Exemple SET D INSTRUCTIONS LIÉ AU GÉNÉRATEURS D ADRESSE...8 Bibliographie

4 LES GENERATEURS D ADRESSES Page 3. LES GÉNÉRATEURS D ADRESSES 3. INTRODUCTION Les générateurs d adresses (DAG : Data Address Generator) génèrent les adresses nécessaires pour le transfert, par adressage indirect, de données des mémoires de données (DM) et de programme (PM). La Figure 3- illustre l architecture des générateurs d adresses. Plusieurs fonctions permettent de minimiser le nombre de cycles d horloge (overhead) lors de l accès de données dans les mémoires de programme (PM) et de données (DM). Ces fonctions présentent les caractéristiques listées ci-dessous. Génération d adresses utilisées pour atteindre des positions mémoire par un pointeur et mise à jour par auto-incrémentation du pointeur avant son enregistrement pour un prochain transfert. On parle d adressage avec post-modification. Génération d adresses par un pointeur à auquel est ajouté une valeur signée (incrémentation ou décrémentation) afin d atteindre la position mémoire désirée. Le pointeur n est pas mis à jour lors de cette opération. On parle d adressage avec prémodification. Modification du pointeur d adresses sans transferts de donnée depuis la mémoire de données (DM) ou de programme (PM). On parle de modification. Inversion des bits d adresses du pointeur d adresse avant d atteindre la position mémoire désirée. On parle d adressage avec inversion de bits. Chaque générateur d adresses possède 5 types de registres. Ces registres servent à calculer l adresse de la position mémoire à atteindre. Les différents types de registres sont listés cidessous. Registres d index I à I3 pour DAG et I4 a I7 pour DAG2. Les registres d index jouent le rôle de pointeur de mémoire. Registres de modification M à M3 pour DAG et M4 à M7 pour DAG2. Les registres de modification contiennent la valeur de modification avec laquelle sera modifié le registre d index. Registres de longueur L à L3 pour DAG et L4 à L7 pour DAG2 Les registres de longueur sont utilisés pour définir la longueur des buffers circulaires. Pour les buffers linéaires les registres de longueurs correspondant sont mis à. Registres de base B à B3 pour DAG et B4 à B7 pour DAG2 Les registres de base sont utilisés pour définir les adresses de début des buffers circulaires. Registres de pages mémoire DMPG pour DAG et DMPG2 pour DAG2 Les registres de pages mémoire contiennent le 8 bits de poids forts des adresses mémoire. Les 6 bits de poids faibles étant donnés par les registres d index et les registres des adresses de base. A la mise sous tension, les registres de DAG et DAG2 ne sont pas initialisés, ils prennent donc des valeurs quelconques. Pour chaque registre I d index utilisé il faut donner la valeur de L correspondant, soit pour un buffer linéaire ou la valeur de longueur du buffer circulaire.

5 LES GENERATEURS D ADRESSES Page 2 DM OR PM DATA BUS 6 IMMEDIATE VALUE FROM INSTRUCTION I REGISTERS M REGISTERS L REGISTERS B REGISTERS 4X6 4X6 4X6 4X6 6 MUX POST-MODIFY ADDRESSING MODULUS LOGIC 6 ADD MUX 6 PRE-MODIFY ADDRESSING 6 UPDATE DAG PAGE (DMPG OR DMPG2) PROVIDES UPPER 8 BITS OF ADDRESS (OPTIONAL BIT-REVERSE DOES NOT APPLY TO PAGE) MSTAT PM ADDRESS BUS (EITHER DAG OR DAG2 ) DM ADDRESS BUS (EITHER DAG OR DAG2) Figure 3- : Générateurs d adresse DAG 3.2 DÉFINITION DU MODE POUR LES GÉNÉRATEURS D ADRESSES Le registre de mode MSTAT contrôle le mode d opération des générateurs d adresses. Les bits suivants sont liés aux générateurs d adresses. MSTAT[] : (BIT_REV) active le mode d adressage en bits inversés pour le générateur DAG. MSTAT[6] : (SEG_DAG) permet d activer le bank de registres primaire ou secondaire Reset = b# BIT_REV (Bit-reversed address output) = Disable = Enable SEC_DAG (Secondary DAG registers) = Primary registers = Secondary registers Figure 3-2 : Définition du mode des générateurs d adresses (DAG) dans le registre de mode MSTAT

6 LES GENERATEURS D ADRESSES Page BANK PRIMAIRE ET SECONDAIRE DES GÉNÉRATEURS D ADRESSES DAG Chaque générateur d adresses a un set de registres primaires et secondaires (bank). Un seul bank ne peut être activé simultanément. Les registres du bank non activé ne sont pas affectés par des opérations faisant intervenir les générateurs d adresses. DAG REGISTERS MSTAT SELECT BIT I M L B SEC_DA G I I2 M M2 L L2 B B2 I3 M3 L3 B3 DAG2 REGISTERS I4 M4 L4 B4 I5 M5 L5 B5 I6 M6 L6 B6 I7 M7 L7 B7 Figure 3-3 : Bank primaire et secondaire des registres DAG et DAG2 A la mise sous tension (power up) ou après une activation du reset, les registres des générateurs d adresses du bank primaire sont activés. 3.4 PAGES RÉSERVÉES AUX REGISTRES D INDEX DES GÉNÉRATEURS D ADRESSE Les générateurs d adresse DAG et DAG2 et les pages qui leurs sont associés permettent de définir des adresses de 24 bits. L espace mémoire est organisé en 256 pages de 64KBytes chacune. Les registres de pages fournissent les 8 bits de poids forts, les 6 bits de poids faibles étant produits par les registres d index Le registre de page DMPG est associé aux registres d index I I3 pour l accès direct ou indirect en mémoire. Le registre de page DMPG2 est associé aux registres d index I4 I7 pour l accès direct ou indirect en mémoire A l enclenchement (power-up) les deux registres de pages sont initialisés à «x». Lorsque la donnée recherchée se trouve ailleurs qu en page «x», il est nécessaire de charger le numéro de page dans le registre correspondant (DMPG et DMPG2). 3.5 TEMPS DE LATENCE 3.5. Temps de latence propre à la modification du registre MSTAT Il existe trois types d instruction pour passer du bank primaire au bank secondaire ou vice et versa. Commande MSTAT=value ENA / DIS POP STS BIT_REV 3 cycles cycles 3 cycles SEC_DAG 3 cycles cycles 3 cycles Tableau 3- : Temps de latence après modification de MSTAT

7 LES GENERATEURS D ADRESSES Page 4 Selon le type d instruction utilisé, il existe un temps de latence différent entre l exécution de l instruction de passage d un bank à l autre Exemple MSTAT=x4; AX=SR; AY=MR; AR=AX+AY; MR=DM(I2+=M2); Exemple 2 AX=MSTAT; AY=x4; AR=AX OR AY; MSTAT=AR; NOP; Exemple Exemple 4 // passage au bank secondaire des registres d adresses // utilisation du générateur d adresse DAG après trois instructions Code 3- : Changement de bank par modification directe de MSTAT // transfert de registre G3reg à registre Dreg // chargement d une valeur immédiat dans un registre Dreg // fonction logique dans l ALU // activation du bank secondaire des DAG et DAG2 // temps de latence, 3 cycles d horloge Code 3-2 : Changement de bank par modification logique du bit 6 de MSTAT AR = MSTAT; // transfert de registre G3reg à registre Dreg AR = SETBIT SEC_DAG Of AR; // mise a du bit 6 de AR MSTAT=AR; // activation du bank secondaire des DAG et DAG2 NOP; // temps de latence, 3 cycles d horloge ENA SEC_REG ; MR=DM(I2+=M2) ; Code 3-3 : Changement de bank par activation indirecte du bit 6 de MSTAT // passage au bank secondaire des registres d adresses // utilisation immédiat du générateur d adresse DAG Code 3-4 : Changement de bank par activation directe du bit 6 de MSTAT Temps de latence liés à la modification des registres d index et de page Les registres d index des générateurs d adresses (DAG et DAG2) et les registres de pages ont un temps de latence d un cycle d horloge lorsqu ils sont modifiés. Si aucune instruction n est introduite entre l instruction de modification et l instruction utilisant ces registres, un cycle d horloge est automatiquement inséré. Type Registres Temps de latence DAG I, I, I2, I3 cycle I4, I5, I6, I7 cycle DMPG2 cycle IOPG cycle Tableau 3-2 : Temps de latence lors de l écriture (avec insertion automatique)

8 LES GENERATEURS D ADRESSES Page MODE D ADRESSAGE AVEC BITS INVERSÉS 3.6. Généralités Le mode d adressage avec bits inversés est fréquemment utilisé pour les algorithmes de transformées de Fourier rapides (FFT : Fast Fourier Transfom). L adressage en bits inversés est disponible sur DAG alors que, vu l indépendance des deux générateurs d adresses, DAG2 reste en mode d adressage conventionnel. L activation de l adressage en bits inversés de DAG se fait en forçant à le flag MSTAT[] nommé (BIT_REV), par exemple par l instruction directe ENA BIT_REV. L effet de l activation du mode «Bits inversés», pour une adresse de N bits se détermine de la manière suivante. Si N est pair, les bits sont transposés par rapport au deux bits centraux du nombre binaire. Exemple : N=8 : B# B# 2. Si N est impair, les bits sont transposés par rapport au bit central du nombre binaire. Exemple : N=5 : B# B# Dans le cas d un adressage sur 6 bits, on a : Normal Bits inversés L algorithme de la transformée de Fourier rapide fait typiquement appel à un adressage avec bits inversés. Avec un nombre de bits d adresse relativement faible. Dans ce cas, le registre d index Ix (x =,, 3) doit être mis à jour correctement après chaque accès en mémoire. Pour un nombre de bits d adressage avec bits inversés inférieur à 6, la mise à jour du registre d index se détermine à l aide des paramètres ci-dessous.. Le nombre N de bits utilisés pour l adressage avec bits inversés. 2. L adresse de départ du buffer linéaire de données. Cette adresse doit être ou un nombre entier, multiple du nombre de bits inversés (, N, 2N, ). 3. La valeur initiale du registre d index La première valeur de l adresse avec bits inversés sur N bits que doit prendre le registre d index de DAG. 4. La valeur du registre de modification Mx (x =,, 3) Valeur à placer dans Mx de manière à avoir une mise à jour correcte du registre d index après chaque accès en mémoire Mx=2 (6-N) Exemple d adressage avec bits inversés Soit un adressage avec bits inversés sur 8 bits (N=8). L adresse de départ du buffer linéaire est fixée à x2 (4N). La valeur de l adresse avec bits inversés sur 8 bits vaut x4 Normal : x2 Inversé : x4 La valeur initiale du registre d index donnant en bits inversés x4 correspond à x2

9 LES GENERATEURS D ADRESSES Page 6 Normal : x4 Inversé : x2 Le registre de modification est défini comme Mx=2 8 =x. I4=buffer_in; // Initialisation de buffer d entrée I=x2; // Initialisation du registre d index (sortie) M4=; // Initialisation du registre de modification d entrée M=x; // Initialisation du registre de modification (sortie) L4=; // Buffer linéaire en entrée L=; // Buffer linéaire en sortie CNTR=8; // Initialisation du compteur de boucle ENA BIT_REV; // Activation du mode «Bits inversés» DO boucle UNTIL CE; // Boucle (8 passages) AY=DM(I4+=M4); // Transfert d un élément du buffer d entrée vers un registre boucle: DM(I+=M)=AY; // Transfert du registre vers le buffer de sortie DIS BIT_REV; // Désactivation du mode «Bits inversés» Code 3-5 : Exemple d adressage dans le mode «Bits inversés» 3.7 FONCTION D ADRESSAGE AVEC LES GÉNÉRATEURS D ADRESSES DAG Le générateur d adresses supporte deux modes de contrôle d adresses. Le premier, appelé adressage avec pré-modification de la position mémoire pointée se fait par addition du registre d index Ix (x =,, 7) avec le contenu du registre Mx ou avec une valeur immédiate (constante). Dans ce cas le registre d index Ix n est pas mis à jour, il garde donc sa valeur antérieure. Le second, appelé adressage avec post-modification effectue la mise à jour du registre d index Ix (x =,, 7) avant la lecture de la position mémoire pointée. La différence de syntaxe entre les instructions de pré-modification et de post-modification réside dans l opérateur situé entre le registre d index I et le registre de modification M. En effet l opérateur += correspond à une instruction de post-modification avec mise à jour du registre d index alors que l opérateur + correspond à une instruction de pré-modification, sans mise à jour du registre d index Exemple AX = PM(I7+=M6); AX = PM(I7+M6); // post-modification avec mise à jour de I7 // pré-modification sans mise à jour de I7 Code 3-6 : Post-modification et pré-modification PRE-MODIFY NO I REGISTER UPDATE SYNTAX PM( Ix+Mx ) DM( Ix+Mx ) POST-MODIFY I REGISTER UPDATE SYNTAX PM(Ix+=Mx) DM(Ix+=Mx) I + M. OUTPUT I + M 2. UPDATE OUTPUT I+M Tableau 3-3 : Registre d index et de modification I+M

10 LES GENERATEURS D ADRESSES Page ADRESSAGE DE BUFFERS CIRCULAIRES Les générateurs d adresses DAG et DAG2 permettent l adressage de buffers circulaires. Par buffer circulaire ont entend une plage de mémoire dont les positions sont pointées selon un pas prédéfini avec un modulo dépendant de l adresse de base et de la longueur du buffer. Le pointeur correspond au registre d index Ireg, le pas est donné soit par une valeur immédiate, soit par le registre de modification Mreg. Lorsque le registre d index pointe hors de la plage mémoire, le DAG réajuste automatiquement le contenu dudit registre d index. Incrémentation Lors d un dépassement de l adresse maximum de la plage mémoire correspondant au buffer, la nouvelle adresse correspond à l adresse de base auquel est ajouté la différence en entre l adresse pointée et l adresse maximum de la plage mémoire. Décrémentation Lors d un dépassement de l adresse de base de la plage mémoire correspondant au buffer, la nouvelle adresse correspond à l adresse maximum de la plage mémoire auquel est soustrait la différence en entre l adresse de base et l adresse pointée THE COLUMNS ABOVE SHOW THE SEQUENCE IN ORDER OF LOCATIONS ACCESSED IN ONE PASS. NOTE THAT "" ABOVE IS ADDRESS DM(X). THE SEQUENCE REPEATS ON SUBSEQUENT PASSES. Figure 3-4 : Séquence de pointage des positions d un buffer circulaire Pour les buffers circulaires, seul l adressage avec post-modification est autorisé. En effet le registre d index doit être mis à jour à chaque accès. Toutes les positions mémoire d un buffer doivent être dans la même page. La déclaration d un buffer circulaire doit répondre à la séquence définie ci-dessous.. Chargement de la page dans le registre DMPGx. Cette opération ne doit être effectuée que si la page courante est différente de la page chargée dans DMPGx. 2. Chargement du registre d index Ireg avec l adresse de départ située à l intérieur du buffer. Le registre d index choisi doit être dans le DAG correspondant au registre de page DMPGx. 3. Chargement du pas (incrémentation ou décrémentation) dans le registre de modification Mreg. Le registre de modification choisi doit être dans le DAG correspondant au registre de page DMPGx.

11 LES GENERATEURS D ADRESSES Page Exemple 4. Chargement du registre de longueur Lreg du buffer. Le registre de longueur doit correspondre au registre d index Ireg défini au point Chargement de l adresse de base du buffer dans le registre Breg. Le registre d adresse de base doit correspondre au registre d index Ireg défini au point 2. Les registres de base Breg sont des registres de contrôle..section/dm seg_data;.var coeff_buffer[] =,,2,3,4,5,6,7,8,9,;.Section/PM seg_code; start: DMPG = PAGE(coeff_buffer); I = coeff_buffer; M = 4; L = LENGTH(coeff_buffer); AX = I; REG(B) = AX; NOP; AR = DM(I+=M); CNTR = ; DO Loop UNTIL CE; AX = DM(I+=M); ; Loop: ; // directive assembleur // initialisation du buffer circulaire // directive assembleur // chargement de la page mémoire // chargement du registre d index // chargement du registre de modification // chargement du registre de longueur // chargement de l adresse de base // une instruction (temps de latence) // chargement de AR avec coeff_buffer[] // compteur de boucle // chargement de AX avec coeff_buffer[n] // autres instructions dans la boucle // dernière instruction de la boucle Code 3-7 : Exemple de programme assembleur utilisant un buffer circulaire Après la partie initialisation, le générateur d adresse utilise le bloc «Modulus logic» (voir Figure 3-) pour un adressage circulaire. Lors du premier accès du buffer avec postmodification, la valeur pointée est définie par le contenu du registre I, puis le registre d index est mis à jour en lui ajoutant le contenu du registre de modification M. Une fois dans la boucle, la mise à jour du registre d index I répond aux relations suivantes : M > ( B + L ) I [ k + ] = I [ k] + M ( B + L ) I [ k + ] = I [ k] + M L if I [ k] + M 3. if I [ k] + M > M < if I [ k] + M B I [ k + ] = I [ k] + M 3.2 if I [ k] + M < B I [ k + ] = I [ k] + M + L 3.9 SET D INSTRUCTIONS LIÉ AU GÉNÉRATEURS D ADRESSE Le set d instructions concernant les générateurs d adresses est inclus dans le chapitre 4 «Registres et mémoires internes»

12 LES GENERATEURS D ADRESSES Page 9 BIBLIOGRAPHIE [] ADSP-29X DSP INSTRUCTION SET REFERENCE Revision., August 23 Part Number [2] ADSP-299X MIXED SIGNAL DSP CONTROLLER HARDWARE REFERENCE Préliminary Revision, 23 Part Number [3] MIXED-SIGNAL AND DSP DESIGN TECHNIQUES Analog Devices, Inx Edited by Walt Kester ISBN

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