ETRS 811 «FPGA et processeurs reconfigurables»

Transcription

1 ETRS 811 «FPGA et processeurs reconfigurables» Emilie HERAULT Bâtiment Chablais, bureau

2 Présentation du cours Organisation : CM : 10.5 h en 7 séances 6 TDs (M. Montagny) 3 TPs (M. Montagny) Evaluation : 1 exam théorique (75% ) 1 exam de TP (25%) 2

3 Présentation du cours Objectifs du cours : Concevoir et appréhender des systèmes complexes à base de FPGA Savoir utiliser des IPs et des processeurs reconfigurables Maitriser la conception de circuits numériques synchrones Prérequis : VHDL, connaissances de base sur les FPGA 3

4 Matériel Logiciels QUARTUS II et Nios II Embedded Design Suite Possibilité de télécharger sur le site d Altera Quartus II Web Edition Carte DE1 d Altera 4

5 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. SOPC, design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 5

6 Plan global du cours I. Rappels et introduction Rappels FPGA et VHDL Introduction : Co-design II. Méthodologie de conception synchrone III. Microprocesseurs IV. SOPC, design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 6

7 Rappels : FPGA Vidéo 7

8 Rappels : FPGA Virtex II (Xilinx) Pentium IV (Intel) 8

9 Rappels : FPGA 9

10 Rappels : FPGA 10

11 Rappels : FPGA Synthèse Placement, routage Téléchargement et tests Génération du bitstream 11

12 Rappels : FPGA Des circuits flexibles permettant des évolutions De meilleures performances qu un logiciel Moins chers que des ASICs pour de faibles volumes Un temps de développement moins élevé Mais : Plus chers que des circuits standards Gourmands en énergie (sauf les «low power») Volatiles Leur sûreté de fonctionnement est parfois considérée comme faible (à juste titre?) 12

13 Rappels : FPGA Programmation Par schématique Par langage de programmation HDL : Hardware Description Langage (AHDL, ABEL, ) VHDL : Very High Speed Integrated Circuit Hardware Description Langage Verilog : conception et simulation de circuits numérique SystemC : modélisation de systèmes numériques matériels et logiciels à l'aide de C++ (systèmes matériels, mais aussi des systèmes logiciels, mixtes ou non-partitionnés) 13

14 Rappels : VHDL Langage de modélisation et/ou de synthèse de systèmes électroniques Langage généraliste simulation Langage près des portes logiques VHDL de synthèse Système de CAO : Schéma ou VHDL ou mixte 14

15 Rappels : VHDL 15

16 Rappels : VHDL Instruction séquentielle : instruction à l intérieur d un process Instruction concurrente : instruction à l extérieur des process. Rappel : les instructions se placent toujours uniquement entre le begin et le end de l architecture 16

17 Rappels : machine à états Par essence la conception hardware est concurrente Pour introduire du séquentiel, on utilise des séquenceurs, par exemple une machine à états. 17

18 Rappels : machine à états Entrée 1 E0 P=0 Entrée 2 Entrée = 1 1=1 E1 P=0 Entrée = 2 Entrée 3 P=0 E2 Entrée = 3 E3 P=1 18

19 Rappels : machine à états 19

20 Exercice Concevoir une montre numérique Un système qui compte les secondes de 0 à 9 et qui affiche le résultat sur un afficheur 7 segments 3 groupes : une solution logicielle, une solution en vhdl, une solution en schématique 20

21 Exercice Solution logicielle 21

22 Exercice Solution schématique 22

23 Exercice Solution vhdl 23

24 Plan global du cours I. Rappels et introduction Rappels FPGA et VHDL Introduction : Co-design II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 24

25 Conception de systèmes 25

26 Définitions Système Toute «chose» constituée de parties organisées pour assurer une fonction ou un ensemble de fonctions dans son environnement Architecture Structure fondamentale et unifiante du système définie en termes de ses constituants, interfaces, liens, comportements et contraintes 26

27 Architectures Logicielles (software) Flexibilité, facilité de maintenance Faible temps de conception Faible coût de conception Pas d ajout de matériel Matérielles (hardware) Performances Consommation Protection industrielle Mixtes Objectif : prendre les avantages des 2 approches co-design 27

28 Flexibilité 60 % environ des activités dans le domaine des systèmes embarqués se situent dans la maintenance et les mises à jour Pour un logiciel : Si bug ou évolution du produit : modification du code Pour une carte : Généralement remplacement du produit 28

29 Performance Microprocesseur à 1 GHz opérations par seconde FPGA à 300 MHz avec 1000 multiplicateurs opérations par seconde 29

30 Complémentarité soft/hard Soft Hard Contraintes physiques Contraintes économiques du produit Contraintes économiques de développement Performance Intégration Consommation Coût de production Flexibilité Protection industrielle Coût de développement Temps de développement Prise de risque 30

31 Choix d une architecture 31

32 Qu est ce que le co-design? Conception (spécifier + valider + synthétiser) concurrente (logicielle + matérielle) d un circuit électronique complexe Etapes clé : Partitionnement hard/soft Modélisation Co-validation Co-synthèse 32

33 Flot de conception 33

34 Flot de conception Microprocesseur Microcontrôleur DSP 34

35 Flot de conception Code compréhensible par et optimisé pour le matériel 35

36 Flot de conception Peut prendre 60 % à 70 % du cycle de conception 36

37 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone Méthodologie Descriptions VHDL paramétrables Conception Full synchrone - Signal d horloge III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 37

38 Méthodologie de conception synchrone Méthodologie orientée FPGA et CPLD Règle principale : conception FULL synchrone Dans le cas de réalisations pour un ASIC, de design asynchrone, les méthodologies et les règles peuvent être différentes 38

39 Complexité d un système Complexité densité Facteurs aggravants sur la complexité : Asynchronisme Spécification incomplète Proximité des limites technologiques Traitements numériques complexes 39

40 Les clés du succès Analyse détaillée Simplicité Décomposer un système complexe en blocs simples Simplicité = clareté Modularité Augmente le rendement Permet la réutilisation Abstraction Imaginer l interaction entre les blocs 40

41 Les clés du succès 41

42 Méthodologie Analyse du cahier des charges Décomposition du système Description et validation de chaque bloc Rassemblement des blocs élémentaires du système 42

43 Méthodologie Analyse du cahier des charges Elle n est jamais trop détaillée Déterminer les contraintes des E/S Timing Liaison asynchrone 43

44 Méthodologie Décomposition du système Etudier plusieurs architectures Un choix judicieux d architecture permet d optimiser la quantité de logique souvent solution plus rapide Eventuellement faire plusieurs décompositions (hiérarchie) Obtenir des blocs simples avec une seule fonction 44

45 Méthodologie Description des blocs Elle doit être SIMPLE et commentée Matériel optimum Si c est plus lisible, la maintenance est plus facile Le dépannage est plus facile Faire preuve de rigueur et de méthode Validation des blocs De bas en haut Simuler chaque bloc séparément 45

46 Méthodologie Rassemblement des blocs élémentaires A chaque hiérarchie : vérification des interconnexions Au top level : Vérification de la fonctionnalité globale Un outil : le cahier méthodologique Il définit des règles pour la description de systèmes numériques Rigueur indispensable Description uniforme au sein d une équipe 46

47 Exemple de cahier méthodologique 47

48 Exemple de cahier méthodologique 48

49 Exemple de cahier méthodologique 49

50 Exemple de cahier méthodologique 50

51 Fichiers VHDL Un fichier ne contient qu une seule entité Nom du fichier = nom de l entité Fichier de simulation : <nom_fichier>_tb.vhd Ecrire un entête Société, auteur Logiciels utilisés (nom, version, ) Explication du fonctionnement du module Liste des fichiers utilisés (hiérarchie) Liste des modifications Description des entrées/sorties 51

52 Top Level Adapter la polarité des signaux A l extérieur la logique peut être mixte (positive ou négative) A l intérieur, uniquement logique positive Signaux bidirectionnels uniquement au Top Level Instanciation de buffer 3 états au top level Exemple : data_in <= donnee_souris; donnee_souris <= data_out WHEN direction_donnee ELSE 'Z'; Signaux unidirectionnels dans les blocs 52

53 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone Méthodologie Descriptions VHDL paramétrables Conception Full synchrone - Signal d horloge III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 53

54 Descriptions VHDL paramétrables Objectif : Décrire un circuit dont la taille des bus est un paramètre Plusieurs solutions : Taille des bus définie par les déclarations dans l entité Taille des bus définie dans un package Utilisation de constantes génériques 54

55 Descriptions VHDL paramétrables Signaux internes basés sur la taille des bus déclarés dans l entité : range 55

56 Descriptions VHDL paramétrables Exemple : compteur 4 bits 56

57 Descriptions VHDL paramétrables Déclaration d un package Par défaut le package est placé dans la bibliothèque work Déclaration d une constante dans un package 57

58 Descriptions VHDL paramétrables 58

59 Descriptions VHDL paramétrables Utilisation d un paramètre generic Valeur du paramètre fixée lors de l instanciation Penser à définir une valeur par défaut 59

60 Descriptions VHDL paramétrables Exemple 60

61 Descriptions VHDL paramétrables 61

62 Descriptions VHDL paramétrables 62

63 Descriptions VHDL paramétrables 63

64 Exercice Décrire un comparateur dont la sortie vaut 1 si les deux bus en entrée ont la même valeur, la taille des bus étant un paramètre générique 64

65 Exercice Instancier dans un circuit TopLevel un comparateur ayant en entrée 2 bus de 8 bits. Pour cela, utiliser le comparateur de l exercice précédant. 65

66 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone Méthodologie Descriptions VHDL paramétrables Conception Full synchrone - Signal d horloge III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 66

67 Pourquoi Full synchrone? Pseudo - synchrone : le signal d horloge d une bascule dépend de bascules précédentes Full - synchrone : toutes les bascules sont synchronisées sur le même signal d horloge Avantages du full synchrone Facilite la conception Evolution des signaux est prédictible Retard identique pour chaque sortie de bascule Une analyse statique permet de déterminer la fréquence max de fonctionnement Arbre d horloge prévu dans les FPGA 67

68 Pourquoi Full synchrone? Compteur pseudo - synchrone 68

69 Pourquoi Full synchrone? Décompteur pseudo - synchrone Retard = N. Tp 69

70 Pourquoi Full synchrone? Compteur full - synchrone 70

71 Pourquoi Full synchrone? Compteur full - synchrone Retard identique pour chaque bascule Fmax < 1/(Tp bascule + Tp ET ) 71

72 Propagation de l horloge Problème si on fait de la logique combinatoire avec l horloge 72

73 Propagation de l horloge Problème si on fait de la logique combinatoire avec l horloge ERREUR!! Q2 risque de s activer une période d horloge trop tôt 73

74 Propagation de l horloge Analyse bascule Q1 : Q0 changera d état toujours après le front montant de clock Q1 sera mis à jour lors du prochain front montant de clock Fonctionnement indépendant du temps de propagation des bascules Analyse bascule Q2 : Q0 changera d état toujours après le front montant de clock Mais le front montant de clk_gated est retardé Il y a risque que Q2 soit mis à jour avant le prochain front montant de clock Fonctionnement dépendant du temps de propagation dans les portes 74

75 Analyse temporelle statique T b T SLC T FH Fmax horloge = 1/( T b + T SLC + T FH ) 75

76 Analyse temporelle statique Avec Quartus : dans le rapport de compilation 76

77 Analyse temporelle statique Tsu (clock setup time) : The length of time for which data that feeds a register via its data or enable input(s) must be present at an input pin before the clock signal that clocks the register is asserted at the clock pin. t SU = <pin to register delay> + <micro setup delay> - <clock to destination register delay> Tco (clock to output delay) : Time from a clock edge to the output of the register actually changing tco = <shortest clock to source register delay> + <micro clock to output delay> + <shortest register to pin delay> Th (clock hold time) : The minimum length of time for which data that feeds a register via its data or enable input(s) must be retained at an input pin after the clock signal that clocks the register is asserted at the clock pin. th = <clock to destination register delay> + <micro hold delay of destination register> - <pin to register delay> 77

78 Arbre d horloge Même si on prend des précautions, il peut y avoir un décalage d horloge (clock skew) lié au temps de propagation Utilisation d un arbre d horloge Pré cablé dans le FPGA Garantit que toutes les bascules voient l horloge au même instant Clock skew le plus faible possible Clock skew inférieur aux temps de propagation internes 78

79 Arbre d horloge Pour les Cyclones II d Altera 79

80 Arbre d horloge L arbre doit être équilibré pour garantir un temps de propagation uniforme Entrée d horloge 80

81 Arbre d horloge Pour les Cyclones II 81

82 Arbre d horloge Pour les Cyclones II 82

83 Modifier la fréquence d horloge Pour réduire la fréquence d horloge Diviseur de fréquence + utilisation des entrées clock enable Pour augmenter la fréquence d horloge PLL 83

84 PLL Phase Locked Loop : Boucle à verrouillage de phase Permet d asservir la phase instantanée de la sortie sur la phase instantanée de l entrée Permet d asservir la fréquence de sortie sur la fréquence d entrée Permet de générer une fréquence quelconque avec la même précision que celle de l oscillateur à quartz qui génère l horloge 84

85 PLL Avec Quartus : dans la bibliothèque de composants 85

86 PLL 86

87 Système multi clocks Pour être sûr de bien réussir son circuit synchrone : UNE seule horloge! Parfois il peut être utile de diviser un système en sous systèmes utilisant des horloges différentes Permet de réduire les contraintes de synthèse des systèmes les moins rapides Le meilleur moyen de créer plusieurs horloges est d utiliser des PLL 87

88 Système multi clocks Quand plusieurs horloges dans un même circuit sont totalement indépendantes, on parle de Systèmes Localement synchrones, Globalement Asynchrones GALS A l intérieur de chaque sous-circuit, le fonctionnement est synchrone Conception habituelle Problèmes aux interfaces 88

89 Métastabilité 89

90 Métastabilité Violation du T setup Métastabilité T r : temps de résolution de la métastabilité 90

91 Métastabilité Les interfaces sont traitées comme des liaisons entre circuits différents On peut prévoir des détecteurs d erreurs (bit de parité) pour s assurer que la transmission s est bien passée En revanche, une métastabilité peut de propager dans l ensemble des bascules du système Surtout si les temps de propagation dans les parties combinatoires sont longs 91

92 Métastabilité MTBF : Mean Time Between Faillure Temps moyen entre 2 pannes 92

93 Synchroniseur simple Objectif : Confiner l état intermédiaire dans le synchroniseur jusqu à ce qu il prenne une valeur 93

94 Synchroniseur simple Tr = Tc (Tcomb + Tsetup) Si Tc = 20 ns et Tsetup = 2.5 ns Tr = 17.5 Tcomb Si Tcomb = 1 ns, Tr = 16.5 ns MTBF = 272 ans Si Tcomb = 12.5 ns, Tr = 5 ns MTBF = 0.88 s 94

95 Synchroniseur double Synchroniseur le plus utilisé Tcomb = 0 ns Tr = Tc Tsetup = 17.5 ns MTBF = 2000 ans 95

96 Synchroniseur Le synchroniseur assure seulement que le système recevant le signal n entre pas dans un état métastable Il ne garantit pas la bonne transmission du signal 96

97 Transmission d un système lent vers un système rapide Système lent : 1 MHz Système rapide : 10 MHz 97

98 Transmission d un système lent vers un système rapide Système lent : 1 MHz Système rapide : 10 MHz Problème : l impulsion enable risque d être trop étroite pour être détectée 98

99 Transmission d un système lent vers un système rapide Procédé handshake 99

100 Transmission d un système lent vers un système rapide Côté émetteur 100

101 Transmission d un système lent vers un système rapide Côté récepteur 101

102 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs Architecture d un microprocesseur Amélioration des performances IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 102

103 Microprocesseur 103

104 Programme C est une suite d instructions Une instruction est codée en code machine Instruction Opérande ou registre de l opérande 104

105 Fonctions du processeur Mettre a jour l adresse de la prochaine instruction Récupérer le code de l instruction en mémoire programme Décoder l instruction Aller chercher l opérande en mémoire donnée Exécuter l instruction Mettre à jour le registre d état Eventuellement stocker le résultat de l instruction en mémoire donnée 105

106 L unité de commande 106

107 L unité de commande Le compteur de programme (PC : programme Counter) appelé aussi Compteur Ordinal (CO) constitué par un registre dont le contenu est initialisé avec l'adresse de la première instruction du programme. Il contient toujours l adresse de la prochaine instruction à exécuter. Compteur mis à jour par le bloc logique de commande 107

108 L unité de commande Le registre d'instruction et le décodeur d'instruction : chacune des instructions à exécuter est transférée depuis la mémoire dans le registre instruction puis est décodée par le décodeur d instruction. Bloc logique de commande (ou séquenceur) : Il organise l'exécution des instructions au rythme d une horloge. Il élabore tous les signaux de synchronisation internes ou externes (bus de commande) du microprocesseur en fonction des divers signaux de commande provenant du décodeur d instruction ou du registre d état par exemple. Machine à états 108

109 L unité de traitement 109

110 L unité de traitement Les accumulateurs sont des registres de travail qui servent à stocker une opérande au début d'une opération arithmétique et le résultat à la fin de l'opération. Le registre d'état. Chacun de ces bits est un indicateur dont l'état dépend du résultat de la dernière opération effectuée par l UAL. On peut citer par exemple les indicateurs de : Retenue (carry : C) Retenue intermédiaire (Auxiliary-Carry : AC) Signe (Sign : S) Débordement (overflow : OV ou V) Zéro (Z) Parité (Parity : P) Registres 110

111 L unité de traitement L Unité Arithmétique et Logique (UAL) est un circuit complexe qui assure les fonctions logiques (ET, OU, Comparaison, Décalage, etc ) ou arithmétique (Addition, soustraction). Plusieurs circuits en parallèles, chacun réalisant une des fonctions du jeu d instruction + des multiplexeurs en entrée et en sortie 111

112 Exemple UAL : (TTL) 112

113 Exemple UAL : (TTL) 113

114 Exercice Concevoir une UAL réalisant ces fonctions : f S A and B A or B A + B Les entrées A et B sont sur 8 bits 11 A - B 114

115 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs Architecture d un microprocesseur Amélioration des performances IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 115

116 Amélioration des performances Conception en «pipeline» Sans pipeline : Temps de traitement d un programme de m instructions de n étapes 116

117 Amélioration des performances Avec pipeline : Temps de traitement d un programme de m instructions de n étapes 117

118 Amélioration des performances Différents types de pipeline 3 niveaux Fetch, Decode, Execute 5 niveaux (ARM 9, MIPS) Instruction Fetch, Instruction Decode, Execution, Memory,Write Back Jusqu à 25 niveaux! (20 pour le pentium IV) 118

119 Amélioration des performances Pipeline 5 niveaux 119

120 Amélioration des performances Pipeline 5 niveaux 120

121 Deux types d architecture CISC : Microcode ou microprogramme d instruction Nombre d instructions élevé avec multiples modes d adressage Avantages : Code compact Instructions très complexes et très rapides Inconvénients Surface importante de silicium Consommation élevée Mauvaise utilisation des instructions complexes par les compilateurs 121

122 Deux types d architecture RISC : Instructions de taille fixe Limitation des modes d adressage Avantages : Architecture moins complexe Interruptions plus rapides Compilateur plus simple et efficace Inconvénients Taille du programme plus importante Traitements avec accès multiples à la mémoire pénalisés 122

123 Exercice Concevoir un processeur RISC 32 bits en utilisant 5 niveaux de pipeline 123

124 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use IP Exemples de processeurs Bus d interfaçage Operating System / Real Time Operating System V. Processeur NIOS II VII. Initiation au langage Tcl 124

125 Design re-use La complexité des circuits augmente plus vite que la productivité par ingénieur Il devient difficile de concevoir un SoC entièrement Il faut réutiliser des parties déjà conçues 125

126 Design re-use Exemples de complexité de projets 126

127 Design re-use Il faut concevoir des composants «virtuels» réutilisables Démarche qualité, méthodologie, paramètres génériques, Mais une entreprise seule ne peut pas toujours concevoir tous les composants dont elle a besoin Echange de composants «virtuels» Instauration d une protection juridique : «Intellectual Property» Nécessité d utiliser un même formalisme pour l utilisation et la modélisation pour une adaptation rapide au système 127

128 Différents types d IP matérielles «Soft»IP Modèle de description de matériel. Peut être non synthétisable pour la validation purement fonctionnelle Flexible, paramétrable Indépendant de la technologie Difficile à protéger «Firm»IP Liste d équipotentielles post synthèse logique Dépend de la technologie Assez difficile à protéger «Hard» IP Liste d équipotentielles placées et routées Contient les temps de propagation Facile à protéger (boite noire avec des entrées/sorties 128

129 Usage et format des IP Remarque : il faut toujours valider les IPs en simulation et en environnement de test de production 129

130 Les fournisseurs d IP Sociétés d études et de conception Sociétés sans fonderie dont le profit vient des droits sur les licences DSP Group (IP pour les télécoms), ARM (processeurs RISCs) Offre incluant des IPs Soft, de simulation et synthèse Sociétés de semi-conducteurs Peuvent fournir des IPs Hard en plus des IPs Soft TI, Motorola, Lucent, Altera, Xilinx, LSI Logic, STM Equipementiers Alcatel, Adaptec Fournisseurs d outils de CAO IPs soft uniquement Mentor Graphics, Cadence, Synopsys, Des passionnés : open source 130

131 Les types d IP Processeurs DSPs Composants de traitement spécialisés Cryptographie, traitement d images, multimédia, Contrôleurs de mémoire et de bus SDRAM, USB, PCI, UART, AMBA, Réseaux ATM, Ethernet IP commerciales : IP libres : 131

132 Exemple d IP Mega functions d Altera 132

133 Exemple d IP Cœur de processeur libre : LEON Processeur 32 bits compatible SPARC (Scalable Processor Architecture) conçu à l ESA (European Spatial Agency) 5 étages de pipeline Cache instruction et cache données MAC (multiplier-accumulator) et division câblées Contrôleur mémoire SRAM ou ROM Périphériques : uarts, timers, contrôleur d interruption, port E/S 16 bits Bus AMBA AHB et APB Interface co-processeur Mode veille Cœur sous licence «Lesser GPL», testbench vhdl sous licence GPL 133

134 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use IP Exemples de processeurs Bus d interfaçage Operating System / Real Time Operating System V. Processeur NIOS II VII. Initiation au langage Tcl 134

135 Spécifications des processeurs embarqués Développeur (nom, année) Fabricant de FPGA (optimisations) Type de licence (GPL, commerciales, ) Architecture Niveaux de pipeline, nombre de registres MMU Memory Management Unit, FPU Floating Point Unit, caches Multiprocesseur (SMP Symmetric Multiprocessing, AMP Asymmetric Multiprocessing) Multithreading 135

136 Spécifications des processeurs embarqués Performances (Fmax, Dhrystone MIPS/MHz) Dhrystone = Nb itérations par seconde Dhrystone MIPS=DMIPS = Dhrystone/ = Dhrystone d une machine de référence à 1 MIPS DMIPS/MHz = DMIPS / Freq processeur Ressources Langage de description (VHDL, Verilog) Bus (Amba, Avalon, ) OS/RTOS Real Time Operating System (ulinux, ) 136

137 Exemples de processeur MicroBlaze (Xilinx) Code source non accessible RISC 32 bits (Harvard) 3 ou 5 étages de pipeline, 32 registres, MMU 235 MHz, 1.2 Dhrystone MIPS/MHz Non orienté multiprocesseur Bus CoreConnect 137

138 Exemples de processeur 138

139 Exemples de processeur MICO32 (Lattice) 2006 Open source Verilog RISC 32 bits (Harvard) 6 étages de pipeline, 32 registres??? Dhrystone MIPS/MHz Non orienté multiprocesseur Bus Wishbone 139

140 Exemples de processeur 140

141 Exemples de processeur ARM CORTEX M1 Conception ARM/Actel pour FPGA optimisé pour Actel, Xilinx et Altera Licence commerciale RISC 32 bits 180 MHz, 0.8 Dhrystone MIPS/MHz Instructions Thumb2 3 étages de pipeline Bus Amba 141

142 Exemples de processeur 142

143 Exemples de processeur OpenRisc 1200 Open source développé par OpenCores Verilog Architecture 32 bits (Harvard) 5 étages de pipeline, 32 registres, MMU, caches 250 MHz, 1 Dhrystone MIPS/MHz Bus Wishbone 143

144 Exemples de processeur 144

145 Exemples de processeur NIOS II (Altera) Code source non accessible RISC 32 bits 6 étages de pipeline, 32 registres, MMU 200 MHz, 1.16 Dhrystone MIPS/MHz Non orienté multiprocesseur Bus Avalon 145

146 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use IP Exemples de processeurs Bus d interfaçage Operating System / Real Time Operating System V. Processeur NIOS II VII. Initiation au langage Tcl 146

147 Bus d interfaçage Bus Amba 1996 spécifié par ARM Advanced High-performance Bus (AHB) Nouvelle génération (supporte les bursts) Bus haute performance / haute vitesse / bits Advanced System Bus (ASB) Bus microcontrôleur bits Advanced Peripheral Bus (APB) Bus pour périphériques basse consommation 147

148 Bus d interfaçage Bus Wishbone Développé par Silicores et distribué en open source par OpenCores Interconnection souple : Point à point En chaîne (data flow) Par bus (avec arbitre si multimaitre) Par crossbar switch 148

149 Bus d interfaçage 149

150 Bus d interfaçage Bus Avalon Bus propriétaire Altera Interfaces : Avalon Memory Mapped Interface (Avalon-MM) Interface classique maitre/esclave Avalon Streaming Interface (Avalon-ST) Interface de streaming Avalon Memory Mapped Tristate Bus tristate pour connexion avec l extérieur du FPGA Avalon clock Avalon Interrupt 150

151 Bus d interfaçage 151

152 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use IP Exemples de processeurs Bus d interfaçage Operating System / Real Time Operating System V. Processeur NIOS II VII. Initiation au langage Tcl 152

153 OS/RTOS pour processeur embarqué uc-linux (Système Linux sans MMU) Altera NiosII, Xilinx MicroBlaze, Mico32, Leon FreeRTOS (RTOS open source) Altera NiosII, Xilinx MicroBlaze Micriµm µc/os-ii RTOS Altera NiosII, Xilinx MicroBlaze, Mico32 ecos (RTOS open source) Leon 153

154 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 154

155 Processeur NIOS II Présentation Altera Datasheet 155

156 Processeur NIOS II Comment utiliser dans la partie software du projet des données issues des périphériques définis dans la partie hardware? En utilisant directement les registres qui leur ont été attribués Noter les adresses des registres attribués sous SoPC Builder Dans le programme, définir des variables qui pointent sur ces registres #define switches (volatile char *) 0x #define leds (volatile char *) 0x Définition en volatile pour éviter des optimisations non voulues de compilateur 156

157 Processeur NIOS II En utilisant l interface Avalon Utiliser les fonctions définies dans altera_avalon_pio_regs.h Par exemple IORD_ALTERA_AVALON_PIO_DATA(base) et IOWR_ALTERA_AVALON_PIO_DATA(base, data) permettent de lire ou d écrire des données dans le registre base Le registre attribué à un périphérique est noté PERIPHERIQUE_BASE Le nom du périphérique est celui qu on lui a donné dans SoPCBuilder Le lien se fait grâce au fichier system.h 157

158 Processeur NIOS II Exemple : #include <stdio.h> #include "altera_avalon_pio_regs.h" #include "system.h" int main(void) { int led = 0x01; IOWR_ALTERA_AVALON_PIO_DATA(LEDS_BASE,led); return 0; } Ce programme écrit la valeur 0x01 dans le registre attribué au périphérique LEDS. Il allume donc une led. 158

159 Processeur NIOS II Ecrire un programme permettant d allumer des leds avec des interrupteurs en utilisant l interface Avalon #include <stdio.h> #include "altera_avalon_pio_regs.h" #include "system.h" int main(void) { } int led = 0x0F; printf("ca tourne\n"); while(1) { led = IORD_ALTERA_AVALON_PIO_DATA(ENTREE_BASE); IOWR_ALTERA_AVALON_PIO_DATA(SORTIE_BASE,led); } return 0; 159

160 Plan global du cours I. Rappels et introduction II. Méthodologie de conception synchrone III. Microprocesseurs IV. Design re-use V. Processeur NIOS II VII. Initiation au langage Tcl 160

161 Pourquoi utiliser des scripts? Pour lier des outils de conception entre eux Par exemple, modelsim + quartus Pour automatiser des tâches Pour diminuer la taille mémoire d un projet Pour faciliter la maintenance d un projet Pour créer des outils Par exemple, un désassembleur dans modelsim 161

162 Le langage Tcl/Tk Tcl = Tool Command Langage (Prononcer «Tickle») Tk = graphical ToolKit : Extension pour la gestion des interfaces graphiques (Prononcer «Ticket») Fonctionne sur tous types de machine Langage interprété (pas besoin de le compiler) Langage de script utilisé par Quartus II et Modelsim Editeur dédié dans Quartus 162

163 Syntaxe Tcl Sensible à la casse (majuscules-minuscules) Syntaxe courante : Le premier mot d une commande est toujours la commande Commande arg1 arg2 arg3 Exemple : set var 3 Affecte à var la valeur 3 Pour passer d une commande à une autre, soit on saute une ligne, soit on place un ; entre les commandes Les arguments sont séparés par des espaces Les arguments contenant des espaces sont écrits entre " "argument avec des espaces" 163

164 Syntaxe Tcl Commentaires : Ils sont précédés de # # ceci est un commentaire Variables Pas besoin de déclarer les variables, elles sont créés quand une valeur leur est affectée avec la commande set Les variables n ont pas de type Substitution de variable Si une variable a pour nom a, sa valeur est $a Exemple : set var 3 puts "La valeur de la variable est $var" Affiche dans la console : La valeur de la variable est 3 164

165 Syntaxe Tcl Substitution de commande L interprétation d une ligne se fait en 2 temps Substitution des variables par leur valeur et substitution du code entre [ ] Exécution de la commande Exemple : set var 3 puts «La valeur de la variable est [expr $var + $var]» Affiche dans la console : La valeur de la variable est 6 165

166 Syntaxe Tcl Arithmétique On passe par la commande expr Tout ce qui suit expr est considéré comme une opération arithmétique Exemple : expr Affiche dans la console : 30 Liste set a {1 2 3} donne à a 3 valeurs : a[0] = 1, a[1] = 2, a[2] = 3 set b [llength $a] b est égal à la longueur de a set c [lindex $a 2] c est égal à a[2], soit 3 166

167 Syntaxe Tcl if-elseif-else if {condition} {code si vraie} elseif {condition2} {code si vraie} else {code} Boucles while while {condition} {code à executer} Boucles for for {code d initialisation} {condition} {type d incrémentation} {code} Boucles foreach : permet de boucler sur les éléments d une liste foreach element $liste {code} 167

168 Exemples Que va-t-il s afficher sur la console après le lancement de ce script? (attention à bien mettre des espaces au bon endroit) for {set i 1} {$i<10} {incr i} {if {$i==1} {set pluriel ""} else {set pluriel "s"} puts "$i mouton${pluriel}"} 168

169 Exemples Que va-t-il s afficher sur la console après le lancement de ce script? set l [list ] foreach nombre $l {puts $nombre*2} Que faut-il modifier pour que ça affiche 6?

170 Paquetages Tcl Un paquetage (package) regroupe plusieurs fonctions proches Exemples de packages dans Quartus ::quartus::project ::quartus::flow ::quartus::report ::quartus::timing_report pour projets et affectations pour compilation et run pour créer des rapports particuliers pour les chemins critiques Pour charger un package : package require ou load_package package require ::quartus::project load_package ::quartus::project ou load_package project 170

171 Commandes utiles Vérifier le répertoire de travail pwd Changer le répertoire de travail cd repertoire exemple : cd "D:/Mes documents/projet" Lancer le script contenu dans un fichier source fichierscript.tcl Ouvrir un projet : project_open nomduprojet Fermer un projet : project_close Pour lancer la compilation execute_flow -compile 171

172 Exemple de script Tcl 172

173 Exemple de script Tcl 173

174 Exercice Que va faire Quartus à l exécution de ce script? load_package project load_package flow project_close cd "D:/Mes documents/enseignement/ /semestre 2/ETRS 811/vhdl/" pwd project_open proj execute_flow -compile 174

175 Pour aller plus loin Site en anglais de la communauté Tcl/Tk Site en anglais contenant beaucoup d informations Cours en français pour programmer en Tcl et Tk Site d Altera sur les commandes Tcl qui peuvent être utiles. On y trouve des exemples et la description des package Quartus 175