Architecture et Systèmes
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- Fabien Joly
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1 Architecture et Systèmes Bastien DI PIERRO Lyon Calcul 6 octobre 2016 B. DI PIERRO Architectures et Systèmes 05/02/ / 76
2 Objectifs de ce module Démystifier l ordinateur B. DI PIERRO Architectures et Systèmes 05/02/ / 76
3 Objectifs de ce module Démystifier l ordinateur Modéliser et simuler un problème scientifique issu de la physique, biologie, chimie,... Comprendre l architecture Adapter les méthodes numériques, les algorithmes, les structures de données et la programmation Comprendre et expliquer le comportement d un programme Optimiser les codes de calcul Réaliser des codes portables et réutilisables Paralléliser B. DI PIERRO Architectures et Systèmes 05/02/ / 76
4 Importance des aspects matériels La connaissance des architectures de calcul permet de : choisir et d adapter son matériel en fonction des besoins dimensionner correctement en retenant le meilleur compromis : architecture équilibrée comprendre le comportement d un programme adapter les méthodes numériques, les algorithmes, la programmation Multi-cœurs Blue-gene P GPU B. DI PIERRO Architectures et Systèmes 05/02/ / 76
5 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
6 1 Historique Programmation Machine de Turing Architecture de Von-Neumann 2 Architecture générale séquentielle 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
7 Historique - Programmation Muhammad Al-Khwarizmi ( ) Mathématicien, Géologue, Astronome, Astrologue Père de l Algèbre, The Compendious Book on Calculation by Completion and Balancing, 830 Donne son nom au mot algorithme Succession d opérations simples et non ambigües visant à résoudre un problème précis Exemples : Surface d un volume, tissage, règle d un sport, recette de cuisine... B. DI PIERRO Architectures et Systèmes 05/02/ / 76
8 Historique - Programmation Muhammad Al-Khwarizmi ( ) Mathématicien, Géologue, Astronome, Astrologue Père de l Algèbre, The Compendious Book on Calculation by Completion and Balancing, 830 Blaise Pascal ( ) Mathématicien, Physicien, Théologue, Philosophe La Machine à calculer (1642) Langage Pascal. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
9 Historique - Programmation Leonhard Euler ( ) Mathématicien, Physicien, Astronome, Ingénieur. 1768, Institutionum calculi integralis Méthodes d intégration approchées pour résoudre les EDO B. DI PIERRO Architectures et Systèmes 05/02/ / 76
10 Historique - Programmation Leonhard Euler ( ) Mathématicien, Physicien, Astronome, Ingénieur. Ada Lovelace ( ) Mathématicienne, Écrivaine Premier programme informatique (1842, nombres de Bernoulli), langage ADA. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
11 1 Historique Programmation Machine de Turing Architecture de Von-Neumann 2 Architecture générale séquentielle 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
12 Historique - Premier ordinateur Allan Turing ( ), Mathématicien, Logisticien Pionnier des sciences informatiques, informatique théorique Introduit la notion de calculable (calculus : petit caillou) Qu est-ce qui est calculable? Machine de Turing (Modèle Abstrait) Formalisme Mathématique Casse les codes allemands pendant WWII Estimation : 2 à 4 ans de gagnés B. DI PIERRO Architectures et Systèmes 05/02/ / 76
13 Machine de Turing Machine minimaliste : Ruban (données) Tête lecture-écriture Registre d état (mémoire) Table d actions (calculs) Inconvenient : 1 machine 1 série d instruction! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
14 1 Historique Programmation Machine de Turing Architecture de Von-Neumann 2 Architecture générale séquentielle 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
15 Architecture de Von-Neumann Jhon Von Neumann ( ) Mathématicien, Physicien Idée : instructions et données stockées dans la même mémoire! Possibilité de changer les instructions, surtout en cours de calcul! 1 machine infinité d opérations! Architecture de la plupart des ordinateurs actuels! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
16 Quelques dinosaures B. DI PIERRO Architectures et Systèmes 05/02/ / 76
17 1 Historique 2 Architecture générale séquentielle Architecture générale Le processeur (CPU) La mémoire Communications internes et réseaux 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
18 Les différents composants 1 Carte mère 2 Processeur 3 Mémoire vive (RAM) 4 Disque dur (ROM) 5 Alimentation 6 Carte graphique B. DI PIERRO Architectures et Systèmes 05/02/ / 76
19 Architecture générale B. DI PIERRO Architectures et Systèmes 05/02/ / 76
20 1 Historique 2 Architecture générale séquentielle Architecture générale Le processeur (CPU) La mémoire Communications internes et réseaux 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
21 Le processeur Unité centrale de traitement (UCT), Central Processing Unit (CPU) Cerveau de l ordinateur! Exécute les instructions machines (ex : addition, sinus, logarithme,...) Traite généralement des données binaires Possède une mémoire interne Différentes famille : 80x86 IA-64 PowerPC SPARC ARM... B. DI PIERRO Architectures et Systèmes 05/02/ / 76
22 Composition d un cœur Unité de commande : permet de séquencer les instructions Unité Arithmétique et Logique (UAL), calculs arithmétiques élémentaires sur des nombres entiers et opérations logiques Unité de calcul en virgule flottante (en anglais Floating Point Unit - FPU) : traitement des calculs sur des nombres à virgule Registres : mémoires de petite taille (quelques octets) très rapides Mémoires caches : diminuent les temps d accès à la mémoire B. DI PIERRO Architectures et Systèmes 05/02/ / 76
23 Caractéristique d un processeur Nombre de cœurs : le processeur peut intégrer plusieurs noyaux de calcul appelés cœurs B. DI PIERRO Architectures et Systèmes 05/02/ / 76
24 Caractéristique d un processeur Nombre de cœurs : le processeur peut intégrer plusieurs noyaux de calcul appelés cœurs Fréquence d horloge : vitesse de fonctionnement du processeur = nombre de cycles que le processeur est capable d effectuer par seconde Cycle = plus petite unité de temps au niveau du processeur. Chaque opération/instruction nécessite au minimum un cycle, et plus souvent plusieurs 1GHz = 10 9 Hz = 10 9 cycle/s B. DI PIERRO Architectures et Systèmes 05/02/ / 76
25 Caractéristique d un processeur Nombre de cœurs : le processeur peut intégrer plusieurs noyaux de calcul appelés cœurs Fréquence d horloge : vitesse de fonctionnement du processeur = nombre de cycles que le processeur est capable d effectuer par seconde Jeu d instructions : ensemble des opérations qu un processeur peut exécuter (+, -, *,,/, sin,...) Conséquences directes B. DI PIERRO Architectures et Systèmes 05/02/ / 76
26 Caractéristique d un processeur Nombre de cœurs : le processeur peut intégrer plusieurs noyaux de calcul appelés cœurs Fréquence d horloge : vitesse de fonctionnement du processeur = nombre de cycles que le processeur est capable d effectuer par seconde Jeu d instructions : ensemble des opérations qu un processeur peut exécuter (+, -, *,,/, sin,...) Largeur (32 ou 64 bits) : notamment du bus de données et des registres internes. Bon indicateur de la quantité d informations que celui-ci peut gérer en un temps donné B. DI PIERRO Architectures et Systèmes 05/02/ / 76
27 Caractéristique d un processeur Nombre de cœurs : le processeur peut intégrer plusieurs noyaux de calcul appelés cœurs Fréquence d horloge : vitesse de fonctionnement du processeur = nombre de cycles que le processeur est capable d effectuer par seconde Jeu d instructions : ensemble des opérations qu un processeur peut exécuter (+, -, *,,/, sin,...) Largeur (32 ou 64 bits) : notamment du bus de données et des registres internes. Bon indicateur de la quantité d informations que celui-ci peut gérer en un temps donné Adressage mémoire Les processeurs 32 bits ne peuvent pas adresser plus de 4 gigaoctets (2 32 ) de mémoire centrale, tandis que les processeurs 64 bits peuvent adresser 16 exaoctets (2 64 ) de mémoire. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
28 Flops et performance du processeur La performance s exprime en opérations à virgule flottante par seconde = FLoating point Operations Per Second Puissance crête (point de vue théorique) : mesure les performance des unités de calcul en virgule flottante (FPU) contenues dans le cœur. Exemple sur un processeur Intel Sandybridge 6 coeurs, 3.2GHz, registres vectoriels 16 (simple précision) ou 8 (double) Performance crête d un processeur : 6 x 3.2 x 16 = GFLOPS D un point de vue pratique, la puissance d une machine dépend de l ensemble de ses composants : accès mémoire vitesse des bus système d exploitation charge de la machine B. DI PIERRO Architectures et Systèmes 05/02/ / 76
29 1 Historique 2 Architecture générale séquentielle Architecture générale Le processeur (CPU) La mémoire Communications internes et réseaux 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
30 Memory Wall : Vitesse CPU >> Vitesse Memoire 10 6 Relative performance 10 3 Processor Memory Mémoire : élément très pénalisant! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
31 Définitions bit et octect bit (b) : binary digit, plus petite unité d information d un composant en informatique. Vaut 0 ou 1. octet (o) ou byte (B) = composé de 8 bits 1ko = 1000 octets, 1kibio = 2 10 octets = 1024 octets = 8192 bits Bande passante : Débit d informations Mesurée généralement en octets (byte) par seconde (o/s, ou B/s) ou en bits par seconde (bit/s ou bps) Latence Temps minimum d établissement de la connexion : indépendant de la quantité de données à transporter. Mesurée généralement en secondes B. DI PIERRO Architectures et Systèmes 05/02/ / 76
32 Différents types de mémoires Cache : petite mémoire interne processeur en accès très rapide RAM : Mémoire centrale de l ordinateur, située sur la carte mère. Mémoire vidangée à chaque reboot. Disque dur : Stockage des données, sauvegarde au long terme. Quelques ordres de grandeurs : Type Taille Vitesse Coût/bit Registre < 1 KB < 1 ns $$$$ SRAM On-chip 8 KB - 6 MB < 10 ns $$$ SRAM Off-chip 1 MB - 16 MB < 20 ns $$ DRAM 64 MB - 1 TB < 100 ns $ Flash 64 MB - 32 GB < 100 µs c Disk 40 GB - 1 PB < 20 ms 0 B. DI PIERRO Architectures et Systèmes 05/02/ / 76
33 Hiérarchie Mémoire Registres Caches Bande passante Vitesse Proximité du cœur RAM : Mémoire locale Disques : Mémoire secondaire Latence Taille CD, Bandes... : Mémoire tertiaire B. DI PIERRO Architectures et Systèmes 05/02/ / 76
34 Problématique Memory wall L accès aux données est un des principaux facteurs limitant la performance Les machines sont déséquilibrées Equilibre d une machine Ratio entre la bande passante mémoire et la performance crête B m = memory bandwith (GWords/sec) peak performance (GFlops/sec) data path balance (W/F) cache machine (RAM) GBit ethernet disque B. DI PIERRO Architectures et Systèmes 05/02/ / 76
35 Accès mémoire : problématique Quels facteurs influencent les performances des accès mémoires? Localisation: cache, RAM, disque? Manière dont on y accéde : au travers d un chipset (jeu de composants électroniques qui permet le contrôle des échanges d informations) directement par le processeur via le processeur voisin... Plus une donnée est proche du processeur, plus elle est accédée rapidement. Mémoire centrale L3 L2 L1 CPU B. DI PIERRO Architectures et Systèmes 05/02/ / 76
36 Principes de localité Localité spatiale Lorsqu un programme accède à une donnée ou à une instruction, il est probable qu il accédera ensuite aux données ou instructions voisines Localité temporelle Lorsqu un programme accède à une donnée ou à une instruction, il est probable qu il y accédera à nouveau dans un futur proche Exemple s u b r o u t i n e sumvec ( vec, n ) i n t e g e r : : n i n t e g e r : : vec ( n ) i n t e g e r : : i, sum=0 do i = 1, n sum = sum + vec ( i ) end do end s u b r o u t i n e Bonne localité spatiale des données du tableau vec : accès en séquence Bonne localité temporelle de la donnée sum : accès fréquent Bonne localité spatiale et temporelle des instructions : accès en séquence et fréquemment B. DI PIERRO Architectures et Systèmes 05/02/ / 76
37 Fonctionnement des caches Le cache est divisé en lignes (ou blocs) de mots 2 niveaux de granularité : le CPU travaille sur des mots (par ex 32 ou 64 bits) les transferts mémoire se font par ligne (ou bloc, par ex 256 octets) Exploitation de la localité spatiale : le cache contient des copies des mots par ligne de cache Exploitation de la localité temporelle : choix judicieux des lignes de cache à retirer lorsqu il faut rajouter une ligne à un cache déjà plein Lorsque le processeur tente d accéder à une information (instruction ou donnée) Si l information se trouve dans le cache (hit), le processeur y accède sans état d attente, sinon (miss) le cache est chargé avec un bloc d informations de la mémoire ( 1 ms). B. DI PIERRO Architectures et Systèmes 05/02/ / 76
38 Quelles conséquences pour nous? Exemple du parcours d une matrice On considère un tableau 2D Allocation mémoire : les données sont stockées dans un bloc mémoire contigu sous la forme d un vecteur En C/C++ : stockage des lignes les unes derrière les autres En Fortran : stockage des colonnes les unes derrière les autres for i 1, n do for j 1, n do a i,j x j = 0. end for end for for i 1, n do for j 1, n do a j,i x i = 0. end for end for Une version est bonne, l autre pas! Démonstration par l exemple B. DI PIERRO Architectures et Systèmes 05/02/ / 76
39 Stockage : Goulot d étranglement Le débit global est dépendant de toute la chaîne d I/Os (baie, serveur, interconnexion...). La capacité de stockage augmente beaucoup plus vite que la vitesse d accès Le débit vers les disques augmente moins vite que la puissance de calcul La quantité de données générée augmente avec la puissance de calcul L approche classique un fichier/processus génère de plus en plus de fichiers Trop de fichiers = saturation des systèmes de fichiers (nombre maximum de fichiers et espace gaspillé à cause des tailles de bloc fixes) Le temps passé dans les I/O croît (surtout pour les applications massivement parallèles) B. DI PIERRO Architectures et Systèmes 05/02/ / 76
40 1 Historique 2 Architecture générale séquentielle Architecture générale Le processeur (CPU) La mémoire Communications internes et réseaux 3 Architecures parallèles 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
41 Quelques définitions Bus = ensemble de liaisons physiques pouvant être exploitées en commun par plusieurs éléments matériels afin de communiquer. Bande passante = débit d informations ; quantité d informations échangée par unité de temps Latence = temps de réponse du bus à une requête de transfert, temps minimum d établissement de la connexion : indépendant de la quantité de données à transporter Ordres de grandeur Protocole Usage Débit théorique maximal SATA 3.0 Disque dur 750 Mo/s USB 2.0 Périphériques externes 60 Mo/s DDR3 RAM Mo/s ADSL Réseau domestique 8 Mb/s B. DI PIERRO Architectures et Systèmes 05/02/ / 76
42 Communications internes Chipset : gère les flux de données B. DI PIERRO Architectures et Systèmes 05/02/ / 76
43 Caractéristiques des réseaux La bande passante (bandwidth) est le débit maximal. La bande passante effective est généralement inférieure à la bande passante physique La latence : temps d initialisation de la communication. La distance maximum entre deux nœuds. La topologie: tore, fat-tree... B. DI PIERRO Architectures et Systèmes 05/02/ / 76
44 Technologies réseaux Technologie Latence Bande passante 1 Gb Ethernet - 1 Gb/sec 10 Gb Ethernet 10 µs 10 Gb/sec Infiniband 2 µs 10, 20 & 40 Gb/sec Myrinet µs 10 Gb/sec Répartition des familles d interconnexion, top 500, juin 2014 B. DI PIERRO Architectures et Systèmes 05/02/ / 76
45 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles Introduction Multi-coeur GPU Many-coeur Mémoire distribuée 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
46 Concept : calcul séquentiel Calcul séquentiel : Les instructions (et accès mémoires) s exécutent les unes après les autres. Conjecture de Moore : La puissance double tous les 18 mois! Instruction 0 Instruction 1 Instruction 2 Instruction N B. DI PIERRO Architectures et Systèmes 05/02/ / 76
47 Concept : calcul séquentiel Calcul séquentiel : Les instructions (et accès mémoires) s exécutent les unes après les autres. Conjecture de Moore : La puissance double tous les 18 mois! Limitation 1 : consommation Puissance fréquence 3 (Curie : 3.5MW Bron / 4) Limitation 2 : miniaturisation Prochain processeur Intel gravés à 14nm ( 100 atomes) les coûts explosent! Instruction 0 Instruction 1 Instruction 2 Instruction N B. DI PIERRO Architectures et Systèmes 05/02/ / 76
48 Concept : Architecture parallèle Calcul parallèle : Ensemble de techniques logicielles et matérielles permettant l exécution simultanée de séquences d instructions indépendantes, sur des processeurs différents. Programme Instruction 0 Instruction 1 Instruction 2 Instruction 3 Instruction 4 Instruction 5 Instruction 6 Instruction 7 B. DI PIERRO Architectures et Systèmes 05/02/ / 76
49 Pourquoi paralléliser? Grands challenges : météo et climat biologie géophysique astrophysique chimie nucléaire Applications commerciales : bases de données parallèles exploration pétrolière moteurs de recherche web réalité virtuelle Traiter des problèmes plus grands et/ou plus complexes. Mais aussi exploiter les architectures actuelles! La multiplication du nombre d unités de calcul ne divise pas spontanément le temps d exécution des programmes! Demonstration B. DI PIERRO Architectures et Systèmes 05/02/ / 76
50 Classification de Flynn Les programmes et les architectures sont classés selon le type d organisation du flux de données et du flux d instructions. 2 états possibles pour chacune : single ou multiple SISD SIMD Single Instruction, Single Data Single Instruction, Multiple Data = machines séquentielles = processeurs vectoriels, GPU MISD MIMD Multiple Instruction, Single Data Multiple Instruction, Multiple Data = rare = multiproc, multicores B. DI PIERRO Architectures et Systèmes 05/02/ / 76
51 SISD, MISD SISD : architecture séquentielle avec un seul flot d instructions, un seul flot de données, exécution déterministe. MISD : un seul flot de données alimente plusieurs unités de traitement unités de traitement indépendantes instructions indépendantes Ex d utilisation : exécution en // de plusieurs algos de cryptographie pour le décodage d 1 même message. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
52 SIMD, MIMD SIMD architecture // même instruction données différentes Exemple : rameurs MIMD architecture la plus courante. instructions indépendantes données différentes Exemple : équipe foot B. DI PIERRO Architectures et Systèmes 05/02/ / 76
53 Terminologie Tâche Exécution parallèle Exécution d une tâche sur plusieurs unités de calculs B. DI PIERRO Architectures et Systèmes 05/02/ / 76
54 Terminologie Tâche Exécution parallèle Mémoire partagée Mémoire centrale Toutes les unités de calculs partagent la même mémoire centrale B. DI PIERRO Architectures et Systèmes 05/02/ / 76
55 Terminologie Tâche Exécution parallèle Mémoire distribuée Chaque unité de calcul a sa propre mémoire centrale B. DI PIERRO Architectures et Systèmes 05/02/ / 76
56 Terminologie Tâche Exécution parallèle Mémoire distribuée Communications Communication : Échange de données entre les unités de calcul B. DI PIERRO Architectures et Systèmes 05/02/ / 76
57 Terminologie Synchronisation Synchronisation : coordination des tâches. Point où les unités doivent s attendre pour poursuivre le calcul B. DI PIERRO Architectures et Systèmes 05/02/ / 76
58 Parallélisation efficace Accélération et efficacité sont une mesure de la qualité de la parallélisation. Soit T (p) le temps d exécution sur p processeurs. L accélération A(p) et l efficacité E(p) sont définies comme étant : A(p) = T (1)/T (p) (p = 1, 2, 3...) E(p) = A(p)/p Pour une accélération parallèle parfaite, on obtient : T (p) = T (1)/p A(p) = T (1)/T (p) = T (1)/(T (1)/p) = p E(p) = A(p)/p = p/p = 100% B. DI PIERRO Architectures et Systèmes 05/02/ / 76
59 Accélération et efficacité Les programmes scalables demeurent efficaces pour un grand nombre de processeurs (scalables = passages à l échelle). B. DI PIERRO Architectures et Systèmes 05/02/ / 76
60 Loi d Amdahl Loi d Amdahl : la partie non parallèle d un programme limite les performances et fixe une borne supérieure à la scalabilité. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
61 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles Introduction Multi-coeur GPU Many-coeur Mémoire distribuée 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
62 Multi-coeur Processeur multi-coeur : Processeur possédant plusieurs coeurs de calcul physiques fonctionnant simultanément Architecture de la plupart des processeurs actuels! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
63 CPU, processeur, cœur, socket? B. DI PIERRO Architectures et Systèmes 05/02/ / 76
64 CPU, processeur, cœur, socket? CPU, Processeur : Central Processing Unit Cœur : élément du processeur capable d exécuter des programmes de façon autonome Socket : réceptacle du processeur sur la carte mère Serveur Socket Socket Coeur Coeur Coeur Coeur Coeur Coeur Coeur Coeur Serveur bi-sockets quadri-coeurs B. DI PIERRO Architectures et Systèmes 05/02/ / 76
65 Fonctionnement : les points importants Il existe des mécanismes complexes pour augmenter les performances : pipelining, processeur superscalaire, exécution spéculative, hyperthreading... Instructions vectorielles : le processeur, en fonction de son jeu d instructions, est capable d appliquer la même instruction simultanément à plusieurs données (SSE, AVX). Parallélisme multi-niveaux B. DI PIERRO Architectures et Systèmes 05/02/ / 76
66 Pipeline L exécution d une instruction est décomposée en une succession d étapes. Chaque étape correspond à l utilisation d une des fonctions du micro-processeur. Lorsqu une instruction se trouve dans l une des étapes, les composants associés aux autres étapes ne sont pas utilisés. Problèmes potentiels Le temps de traitement de chaque étape doit être à peu près égal sinon les unités rapides doivent attendre les plus lentes. Des aléas si une instruction produit un résultat utilisé par l instruction suivante par exemple, ou quand deux instructions ont besoin d utiliser la même ressource. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
67 Exemple de pipeline à 4 étages Recherche Décodage Exécution Sauv. résultat Modèle classique R1 R2 R3 D1 D2 D3 E1 E2 E S S2 8 9 S de Nbre cyles B. DI PIERRO Architectures et Systèmes 05/02/ / 76
68 Exemple de pipeline à 4 étages Modèle pipeliné à 4 étages R1 R2 R3 R4 R5 R6 R7 R8 R9 D1 D2 D3 D4 D5 D6 D7 D8 D9 E1 E2 E3 E4 E5 E6 E7 E8 E9 S1 S2 S3 S4 S5 S6 S7 S8 S de Nbre cyles Chaque travailleur effectue le même travail sur des objets différents S il y a 4 étapes dans la chaîne, 4 objets peuvent être traités simultanément Et si ces étapes prennent le même temps, la chaîne est continuellement occupée B. DI PIERRO Architectures et Systèmes 05/02/ / 76
69 Hyperthreading SMT = Simultaneous MultiThreading, plus connu sous le nom d Hyperthreading chez Intel. Principe : créer deux cœurs logiques sur une seule puce, chacun doté de ses propres registres. Ces deux unités partagent les éléments du cœur physique comme le cache et le bus système. Dégradation des performances individuelles des threads mais amélioration des performances de l ensemble. Attention Ce fonctionnement est généralement activé par défaut. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
70 Architecture superscalaire Principe Exécuter plusieurs instructions en même temps. Doter le micro-processeur de plusieurs unités de traitement travaillant en parallèle Nécessite un flot de données/instructions important ALU ALU B. DI PIERRO Architectures et Systèmes 05/02/ / 76
71 Organisation des caches Core L1 L2 Core L1 L2 Core L1 Core L1 L3 Cache L3 Cache Shared L2 Cache Core L1 L2 Core L1 L2 L3 Cache L3 Cache Core L1 Core L1 Caches indépendants Caches partagés Problème de cohérence Problème d accès concurrent B. DI PIERRO Architectures et Systèmes 05/02/ / 76
72 UMA/NUMA Modèle NUMA (Non Uniform Memory Access) : les processeurs sont capables d accéder à la totalité de la mémoire du système mais les temps d accès mémoire sont non uniformes en fonction de la distance mémoire/cœur. Architecture UMA Architecture NUMA RAM RAM RAM B. DI PIERRO Architectures et Systèmes 05/02/ / 76
73 Balance Avantages Mémoire globale facile à programmer Mémoire proche des CPU accès rapide Inconvénients Gros trafic de données mauvaise scalabilité Programmeur : gérer la synchronisation (mémoire globale) Très coûteux! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
74 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles Introduction Multi-coeur GPU Many-coeur Mémoire distribuée 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
75 Pourquoi les GPU? À performance théorique égale, les plateformes à base de GPU: occupent moins de place sont moins chères sont moins consommatrices d électricité B. DI PIERRO Architectures et Systèmes 05/02/ / 76
76 Architecture comparée d un CPU et d un GPU Flow Control ALU ALU ALU ALU CACHE DRAM DRAM CPU GPU B. DI PIERRO Architectures et Systèmes 05/02/ / 76
77 Caractéristiques d un GPU Deux composants principaux : Mémoire globale : similaire à la RAM du CPU, accessible à la fois par le GPU et le CPU. Actuellement, jusqu à 16 GB par GPU. Bande passante jusqu à 250 GB/s Streaming Multiprocessors (SMs) : en charge des calculs. Chaque SM possède ses propres : unités de contrôle registres pipelines d exécution caches B. DI PIERRO Architectures et Systèmes 05/02/ / 76
78 Accélérer les applications grâce au GPU B. DI PIERRO Architectures et Systèmes 05/02/ / 76
79 Balance Avantage Milliers/millions d unités de calcul Moindre coût Inconvenients Milliers/millions d unités de calcul Complexe à exploiter (gestion mémoire) Tranferts CPU/GPU coûteux B. DI PIERRO Architectures et Systèmes 05/02/ / 76
80 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles Introduction Multi-coeur GPU Many-coeur Mémoire distribuée 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
81 Many-coeur Apparition sur le marché de cartes Many Integrated Core : les Xeon Phi c Intel Xeon Phi 5110P: 72 coeurs à 1500 MHz, 16 Go de mémoire Spécificités Une architecture x86 native - en fait à la fois un complément idéal à Xeon et un concurrent crédible aux accélérateurs GPU. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
82 Programmer sur le Phi La carte exécute son propre OS (adresse IP propre) communication : bus PCIe Connexion : ssh un serveur classique. Deux modes d exploitation : déporter les parties parallèles sur le Phi (openmp) : offload exécuter nativement tout le code sur le Phi 72 cœurs, 288 threads 32 Mb Cache L2 Pour exploiter efficacement un Phi Application massivement parallèle Boucles vectorisées (alignement des données) Localité des données optimisée B. DI PIERRO Architectures et Systèmes 05/02/ / 76
83 1 Historique 2 Architecture générale séquentielle 3 Architecures parallèles Introduction Multi-coeur GPU Many-coeur Mémoire distribuée 4 Conclusions B. DI PIERRO Architectures et Systèmes 05/02/ / 76
84 Historique Architecture ge ne rale se quentielle Architecures paralle les Conclusions Architecture a me moire distribue e : exemples B. DI PIERRO Architectures et Syste mes 05/02/ / 76
85 Architecture à mémoire distribuée Mémoire centrale Processeur Unité de calcul Périphériques On dispose de N ordinateurs... travaillant sur la même tâche B. DI PIERRO Architectures et Systèmes 05/02/ / 76
86 Architecture à mémoire distribuée Interconnection On dispose de N ordinateurs... reliés par un réseau! B. DI PIERRO Architectures et Systèmes 05/02/ / 76
87 Architecture à mémoire distribuée Données à échanger Communication : données à échanger B. DI PIERRO Architectures et Systèmes 05/02/ / 76
88 Architecture à mémoire distribuée Empaquetage Communication : données à échanger empaquetées (envoyeur) B. DI PIERRO Architectures et Systèmes 05/02/ / 76
89 Architecture à mémoire distribuée Transfert Empaquetage Communication : données à échanger transférées sur le réseau B. DI PIERRO Architectures et Systèmes 05/02/ / 76
90 Architecture à mémoire distribuée Transfert Déplacement Empaquetage Communication : données à échanger déplacées sur le réseau B. DI PIERRO Architectures et Systèmes 05/02/ / 76
91 Architecture à mémoire distribuée Transfert Déplacement Réception Empaquetage Communication : données à échanger réceptionnées B. DI PIERRO Architectures et Systèmes 05/02/ / 76
92 Architecture à mémoire distribuée Transfert Déplacement Réception Empaquetage Dépaquetage Communication : données à échanger dépaquetées/stockées B. DI PIERRO Architectures et Systèmes 05/02/ / 76
93 Balance Avantages Puissance de calcul élevée Augmentation proportionnelle des CPU et de la mémoire Accès rapide à la mémoire locale Coût raisonnable Inconvénients Programmation complexe : gestion explicite mémoire, échange, synchronisation Temps d accès à la mémoire non-locale très lent B. DI PIERRO Architectures et Systèmes 05/02/ / 76
94 Architecture mémoire hybride La plupart des calculateurs actuels sont aujourd hui un mixte de mémoire partagée et mémoire distribuée. La brique de base (noeud) est un multiprocesseur à mémoire partagée. Ces briques sont interconnectées par un réseau (type ethernet, Infiniband,...). À noter qu on trouve aussi de l hybride entre CPU et cartes accélératrices. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
95 Conclusions Fréquence d horloge, nombre de cœurs, nombre d unités fonctionnelles, fréquence et capacité mémoire, caches, stockage, interconnexions internes et réseaux... Tous les éléments ont leur importance ; l architecture doit être équilibrée pour que l ensemble soit performant Au niveau technologique Beaucoup de cœurs Des cœurs hybrides CPU / cartes accélératrices Une différence entre la vitesse de calcul et les transferts mémoire et I/O B. DI PIERRO Architectures et Systèmes 05/02/ / 76
96 Conclusions Au niveau applicatif Nécessité d une bonne connaissance des architectures, notamment au niveau de la mémoire. Plus de croissance des performances au niveau du cœur = parallélisation obligatoire pour un gain de performance. Nécessité d élaborer des algorithmes et des programmes capables d exploiter un grand nombre de processeurs. Nécessité d exploiter le parallélisme aux différents niveaux du hardware. Programmation sur des architectures hybrides avec différents types de processeurs. B. DI PIERRO Architectures et Systèmes 05/02/ / 76
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