Architecture /06/02 LE 68332

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1 LE LE ELÉMENTS SUR LE MICROCONTRÔLEUR SYSTEM INTEGRATION MODULE (SIM)...2 QUEUED SERIAL MODULE (QSM)...3 TIME PROCESSOR UNIT (TPU)...3 IMPLANTATION MÉMOIRE :...4 MODULE SIM : GESTION DES CLIPS SÉLECTS...4 Affectation des informations aux bornes (Pins) du Microcontrôleur...4 Gestion des CS - Positionnement dans l espace mémoire du Exemple de programmation du registre CSBARx... 5 Gestion des options pour définir le transfert vers la zone mémoire...5 Exemple de programmation du registre CSORx... 6 Utilisation d un CS pour la phase d acquittement d une IT Information IACK...6 Exemple de programmation du registre CSORx... 6 ARCHITECTURE EXTERNE : PRINCIPE D UTILISATION...6 Nécessité d une mémoire morte...6 ASPECT MATÉRIEL : EXEMPLE DE MISE EN ŒUVRE DU ETUDE DE CAS...8 PRÉSENTATION DE L ARCHITECTURE...8 QUELQUES ÉLÈMENTS SUR LES COMPOSANTS...8 QUESTIONS...8 Data Sheets Motorola M Bit Modular Microcontroller Users Manual Site web Motorola : MC68332 : 32 Bit Microcontroller The MC68332 ia s highly-integrated 32 bit microcontroller that combines high-performance data manipulation capabilities with powerful peripheral subsystems.this MCU is built up from standard modules that interface through a common intermodule bus (IMB). The MCU incorporates a 32 bit CPU (CPU32), a system integration module (SIM), a time processing unit (TPU), a queued serial module (QSM) and a 2 Kbyte static RAM module with TPU emulation capability (TPURAM). MC68332 Features Modular Architecture Central Processing Unit (CPU32) Upward Object Code Compatible New Instructions for controller Applications 32 Bit Archirecture Virtual Memory Implementation Loop Mode of Insruction Execution Table Lookup and Interpolate Instruction Improved Exception Handling for Controller Applications Trace on change of flow Hardware breakpoint signal, Background Debugging Mode (BDM) Fully static operation System Integration Module Dedicated Micro-Engine Operating Independently of CPU32 16 Independent Programmable Channels and Pins Any Channel can Perform Any Time Function Each Channel has Six or Eight 16 Bit Parameter Registers Each Timer FunctionMay Be Assigned to More Than One Channel Two Timer Counter Registers with Programmable Prescalers Each Channel Can Be Synchronized to Either or Both Counters Selectable Channel Priority Levels David Saint-Mellion page 1/9

2 Eléments sur le Microcontrôleur Le Microcontrôleur est constitué : D un processeur CPU 32 compatible : D une Ram Interne 2 Ko D un module SIM D un module QSM D un module TPU System Integration Module (SIM) Génère une horloge entre 100KHz et 16MHz à partir d'un quartz de 32,768Hz. Décode des Chips Selects sur 8 ou 16 bits CSn : 11 CS sont possibles à utiliser en plus du CSBoot (Mémoire Morte externe et obligatoire) Accueille les demandes d IT externe venant de composants périphériques : 7 lignes possibles de IRQ1 à IRQ7 correspondant aux niveaux 1 à 7. Fournit deux ports I/O Tout Ou Rien : Port E et port F ou signaux de contrôles et interruptions Surveillance du système (watchdog et bus monitor) Par programmation les informations sont affectées aux bornes du composant David Saint-Mellion page 2/9

3 Queued Serial Module (QSM) Interface série asynchrone (jusqu'à 500Kbps) Interface série synchrone; capable de chaîner des opérations dans un tampon Time Processor Unit (TPU) Gère 16 canaux indépendants Programmes PWM, DIO, QDEC, OC, ITC sont disponibles David Saint-Mellion page 3/9

4 Implantation Mémoire : Les Modules internes peuvent occuper 2 positions dans l espace mémoire du processeur. 7FF000 h FF0000 h Par défaut, après le Reset, les modules sont à l adresse de Base : FF0000 h Par programmation du bit «M» (b6) du registre SIMCR, on peut positionner les modules à l adresse de base 7FF000h. Module Sim : Gestion des Clips Sélects 2 Registres sont nécessaires à programmer par Chip Select : CSBAR gestion de la taille et de l adresse de base de la zone mémoire CSOR gestion des options Affectation des informations aux bornes (Pins) du Microcontrôleur Les bornes du microcontrôleur sont multifonctions. Par programmation, une information est assignée à la borne grâce aux registres CSPAR (0-1) Exemple : BornePC6/ADDR22/CS9 00 : PC6 borne Port TOR 01 : ADDR22 ligne adresse A22 10 : CS9 Clip Sélect un composant de 8 bits 11 : CS9 Clip Sélect un composant de 16 bits Remarque Il existe 2 registres similaires, PEPAR et PFPAR, pour gérer l affection des informations aux bornes associées aux Ports E et F. David Saint-Mellion page 4/9

5 Gestion des CS - Positionnement dans l espace mémoire du La programmation est effectuée par les registres CSBARx. Il est constitué par 2 champ de bits : Bits 0 à 2 fixe la taille de la zone mémoire (BLKSZ) gérées par le Chip Sélect. Bits 3 à 15 fixe la valeur des lignes d adresse pour affecter l adresse de base à zone gérées par le Chip Sélect Exemple de programmation du registre CSBARx A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 BLKSZ C K0 Remarque Soit une zone mémoire de 64 Ko à l adresse de Base C h (Les bits A15 à A0 ne sont pas pris en compte dans l élaboration de l adresse de Base ; b7 à b3 de CSBARx valeurs «X» donc par usage «0». Gestion des options pour définir le transfert vers la zone mémoire La programmation est effectuée par les registres CSORx. Il est constitué de 8 champs de bits : b0 «0» (la fonction IT pas validée gestion d un CS) b1 à b3 «0 0 0» b4 b5 Espace mémoire où est installée la zone mémoire User, Super, les 2. Pour les composants périphériques fonctionnant sous IT valider Super ou U/P b6 à b9 Production de l acquittement DTACK avec des cycles d attentes. Pour composants les mémoires éventuellement les CAN ou CNA valider cette fonctionnalité. Pour les composants périphériques 68xxx valider la fonctionnalité External. b10 Mode de validation des l échantionnage des données soit sur AS Adresse Strobe soit sur DS Data Strobe) b11 à b12 - Limite l accès à la zone R/W (Mémoire morte ne valider que la lecture) b13 b14 - Taille du bus données où partie du bus données utilisée ( Pour les périphériques 68xxx sous It en mode vectorisé valider Lower N de vecteur) b15 Mode de transfert des données : Asynchrone mode par défaut avec acquittement DTACK Synchrone pour piloter les périphériques 68xx David Saint-Mellion page 5/9

6 Exemple de programmation du registre CSORx Mode asynchrone Validation du bus données haut et bas 16 bits Zone accessible en lecture écriture «R et W» Echantillonnage sur AS Génération du DTACK ( acquittement) avec 8 cycles d attentes Espace mémoire USER et SUPER IPL dévalidé AVEC dévalidé Utilisation d un CS pour la phase d acquittement d une IT Information IACK Une borne CS peut être programmée pour l acquittement des IT - information IACK Exemple de programmation du registre CSORx Soit un composant 68xxx sur le bus donnée bas sous IT traitée en Mode vectorisé (le composant fournit le N de vecteur IT niveau 5 Bus données bas Mode vectorisé Si on valide AVEC, alors l acquittement de l IT est réalisé en mode auto-vectorisé. Le calcule le N de vecteur à partir du niveau de l IT. C est le bien souvent des CAN sous IT Architecture Externe : principe d utilisation Nécessité d une mémoire morte Le microcontrôleur ne dispose pas de mémoire Morte. Il faut lui associer soit une EPROM ou une Flash afin d implanter le programme de l application. On utilise l information CSBOOT pour gérer l accès au composants mémoire morte. Par défaut, après le Reset, la mémoire morte se trouve à l adresse h. (Attention le premier Ko est réservé à la table des vecteurs de l adresse h à l adresse 0003FF h ). David Saint-Mellion page 6/9

7 Aspect matériel : Exemple de Mise en Œuvre du Mémoire Morte Falsh 256K x 8, Mémoire vive 512K x 8, périphériques CAN 7 canaux et LCD Composants 8 bits sur le bus Données haut D15-D8 David Saint-Mellion page 7/9

8 Présentation de l architecture Schéma ETUDE DE CAS Quelques élèments sur les composants Le programme de l application est implanté dans une mémoire morte (FLASH). Elle se situe à l adresse de base h. Elle est de taille 64x16bits soit 128 Kilo octets Le composant périphérique 68HC681 est à l adresse de base FEC800 h. Il fonctionne sous interruption. Les demandes des IT sont faites au niveau 7. Le traitement des IT est réalisé en mode vectorisé (le composant fournit le N de vecteur). Questions 1. Identifiez les bornes du dont vous avez besoin? 2. Donnez les valeurs de configuration des registres CSPARO et CSPAR1 pour affecter les informations aux bornes. 3. Donnez la taille mémoire des composants Flash et 68HC681? 4. Donnez les valeurs d initialisation des registres CSBARBT et CSORBT pour gérer l information CSBOOT 5. Donnez les valeurs d initialisation des registres CSAR3 et CSOBAR3 pour gérer l information CS3 6. Quel est la valeur du niveau d interruption demandé par le composant 68HC681? 7. Comment est réalisé le traitement des interruptions générées par le 68HC681 d après l architecture proposée? 8. Donnez les valeurs de configuration du registre CSOR4 permettant de gérer l information IACK du 68HC A quelle adresse se trouve le registre CSPAR0, sachant que le registre SIMCR conserve les valeurs installées après le RESET? David Saint-Mellion page 8/9

9 Registre CSPAR0 Registre CSPAR1 CSBOOT A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 BLKSZ CS3 A23 A22 A21 A20 A19 A18 A17 A16 A15 A14 A13 A12 A11 BLKSZ CS4 IACK David Saint-Mellion page 9/9

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