N d ordre : 792 Année 2005 THESE. Présentée à L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE. Pour l obtention du DOCTORAT DE L I.N.S.A.

Dimension: px
Commencer à balayer dès la page:

Download "N d ordre : 792 Année 2005 THESE. Présentée à L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE. Pour l obtention du DOCTORAT DE L I.N.S.A."

Transcription

1 N d ordre : 792 Année 2005 THESE Présentée à L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE Pour l obtention du DOCTORAT DE L I.N.S.A. Spécialité : CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES Par Bertrand VRIGNON CARACTERISATION ET OPTIMISATION DE L EMISSION ELECTROMAGNETIQUE DE SYSTEMES SUR PUCE CONFIDENTIEL Soutenance le 30 septembre 2005, devant le jury : Président Mr. M hamed DRISSI Professeur à l INSA de Rennes Rapporteurs Mr. Mohamed RAMDANI Enseignant-chercheur (HDR) à l ESEO à Angers Mr. Miquel ROCA Professeur à l Université des Iles Baléares, Espagne Examinateurs Mme Sonia BEN DHIA Maître de Conférence à l INSA de Toulouse Mr. Lionel COURAU Ingénieur à STMicroelectronics, Crolles Mr. Etienne SICARD Professeur à l INSA de Toulouse Invité Mr. Claude HUET Ingénieur à Airbus, Toulouse

2

3 N d ordre : 792 Année 2005 THESE Présentée à L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE Pour l obtention du DOCTORAT DE L I.N.S.A. Spécialité : CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES Par Bertrand VRIGNON CARACTERISATION ET OPTIMISATION DE L EMISSION ELECTROMAGNETIQUE DE SYSTEMES SUR PUCE CONFIDENTIEL Soutenance le 30 septembre 2005, devant le jury : Président Mr. M hamed DRISSI Professeur à l INSA de Rennes Rapporteurs Mr. Mohamed RAMDANI Enseignant-chercheur (HDR) à l ESEO à Angers Mr. Miquel ROCA Professeur à l Université des Iles Baléares, Espagne Examinateurs Mme Sonia BEN DHIA Maître de Conférence à l INSA de Toulouse Mr. Lionel COURAU Ingénieur à STMicroelectronics, Crolles Mr. Etienne SICARD Professeur à l INSA de Toulouse Invité Mr. Claude HUET Ingénieur à Airbus, Toulouse

4

5 NOM :: : VRIGNON PPrréénnoom : Bertrand Titre de la thèse : Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Thèse de doctorat soutenue à l INSA de Toulouse en 2005 (224 pages) N d ordre : 792 Spécialité : Conception des circuits microélectroniques et microsystèmes. Résumé : Avec l évolution technologique vers les petites dimensions, l intégration de fonctions toujours plus complexes, et l augmentation des vitesses de fonctionnement, la compatibilité électromagnétique des composants devient une des préoccupations majeures des concepteurs de circuits intégrés. Ce mémoire décrit une méthodologie de caractérisation des émissions parasites dans les circuits CMOS submicronique, basée principalement sur la mesure et la simulation d un véhicule de test, réalisé en technologie CMOS 0.18µm. Les premiers chapitres sont consacrés à l étude de l origine des émissions parasites, à l évaluation des modèles d émissions des circuits intégrés déjà existants, et à la mise en place d une nouvelle méthode prédictive permettant d estimer le niveau de bruit dès la conception du composant. Un modèle dédié pour les entrées / sorties est également présenté. Dans les chapitres 3 et 4, afin de valider notre démarche, nous modélisons un circuit intégré et comparons les résultats de ces simulations aux mesures. Enfin, la caractérisation de différents motifs du circuit nous sert à établir des règles de dessin et donner des recommandations pour réduire les émissions électromagnétiques de systèmes sur puce. Mots-clé : Compatibilité électromagnétique, émission, modélisation, ICEM, technologie CMOS, VHDL-AMS, mesure dynamique sur puce, échantillonneur. JURY : 30 Septembre 2005 à l INSA de Toulouse. Président : Mr. M hamed DRISSI Professeur à l INSA de Rennes Directrice de thèse : Mme Sonia BEN DHIA, Maître de conférences à l INSA de Toulouse Rapporteurs : Mr. Mohamed RAMDANI Enseignant-chercheur à l ESEO, Angers Mr. Miquel ROCA Professeur à l université des îles Baléares Examinateurs : Mr. Lionel COURAU Ingénieur à STMicroelectronics Mr. Etienne SICARD Professeur à l INSA de Toulouse Invité : Mr. Claude HUET Ingénieur à Airbus Thèse CIFRE préparée au sein de la société STMicroelectronics à Crolles, dans l équipe IOs Solutions and Analog IP libraries, groupe architecture, au sein de la division Front-end Technology and Manufacturing, Central CAD and Design Solutions (FTM-CCDS). Cette thèse a été menée en partenariat avec le Laboratoire d Etude des Systèmes Informatiques et Automatiques (LESIA) de l INSA Toulouse.

6 NNOM :: : VRIGNON PPr réénnoom : Bertrand Titre de la thèse en anglais : Characterization and optimization of electromagnetic emission in system on chips Abstract: Following the scale down of the integrated circuit (IC) technology and the continuous shift toward very high frequencies, the electromagnetic compatibility problems at IC level have recently risen in importance and become a major preoccupation for the designers. They cause several parasitic effects which may jeopardize the behavior of the chip. Our study presents a methodology to establish a predicting electromagnetic emission model. At the beginning of this work, we describe the origin of parasitic emissions and evaluate the existing emission models of IC. Then, we propose a new predicting model. In chapters 3 and 4, we describe a dedicated test vehicle, designed in CMOS 0.18µm technology, which is used for validating this new approach. Chip measurements and simulation results, using the proposed model, are compared. This chip illustrates also the possibility to use a predicting model to forecast the impact of low emission design techniques on the parasitic emissions of system on chips. The last chapter gives some design guidelines to reduce the electromagnetic emissions of ICs. Key Words: Electromagnetic compatibility, emission, modeling, ICEM, CMOS technology, VHDL-AMS, on-chip sampling.

7 A mes proches vii

8

9 Remerciements Cette thèse a été effectuée à STMicroelectronics (site de Crolles), au sein de la division Front-end Technology and Manufacturing, Central CAD ans Design Solutions, dans le groupe architecture de l équipe IOs Solutions and Analog IP libraries. Ce travail de recherche a été mené en collaboration avec le Laboratoire d Etude des Systèmes Informatiques et Automatiques (LESIA) de l Institut National des Sciences Appliquées (INSA) de Toulouse. Je tiens en premier lieu à remercier Mr. Gilles Motet, directeur du LESIA, pour m avoir permis d effectuer cette thèse dans son laboratoire. J adresse mes sincères remerciements à Mr. M hamed Drissi qui me fait l honneur de présider mon jury, ainsi qu à Mr. Miquel Roca et Mr. Mohamed Ramdani qui ont bien voulu être les rapporteurs de cette thèse. Je leur en suis très reconnaissant, en particulier pour la qualité de leurs conseils et de leurs remarques concernant la correction du manuscrit. Je n oublierai pas Mr. Claude Huet pour avoir accepter de faire parti de mon jury de thèse. Je souhaite remercier Mr. Guy Mabboux, responsable de l équipe IO à STMicroelectronics, de m avoir accueilli au sein de son équipe et de m avoir offert l opportunité de mener à bien cette thèse dans les meilleures conditions. Il m a permis de participer à de nombreuses conférences internationales et réunions techniques avec d autres industriels, en relation directe avec mon sujet. Je voudrais témoigner toute ma sympathie et ma vive reconnaissance à Mme Sonia Ben Dhia, ma directrice de thèse, pour ses conseils, ses idées, son soutien durant ces trois dernières années. Je veux lui adresser toute ma gratitude pour son enthousiasme, sa disponibilité, sa bonne humeur et sa confiance. Elle m a également beaucoup aidé pour la rédaction de ce mémoire. ix

10 x Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Un grand merci à Mr. Lionel Courau, mon encadrant industriel, pour son aide précieuse, son support technique et scientifique constant. Il a toujours été à l écoute et a porté un grand intérêt pour mon travail. Je lui suis tout particulièrement reconnaissant d avoir initié et porté ce projet au sein de STMicroelectronics. Conscient de l opportunité qu il m a donnée de travailler dans le cadre des projets européens MEDEA+, MESDIE et PARACHUTE, je tiens à le remercier pour la confiance qu il m a accordée pour mener à bien ces recherches. Je ne peux oublier Mr. Etienne Sicard pour son co-encadrement au début de ma thèse, pour ses conseils et ses idées et pour l accueil que j ai pu avoir à chaque fois que je me suis déplacé à Toulouse. Il a fortement contribué à mettre cette étude sur de bons rails et a réorienté ces travaux dans la bonne direction à chaque fois que cela a été nécessaire. Je tiens à remercier toutes les personnes de STMicroelectronics qui ont pris part à ces recherches sur la compatibilité électromagnétique des circuits intégrés. Mr. Mathieu Fer et Mr. Yamen Mjendel m ont beaucoup aidé à faire avancer les simulations et les modèles, pendant les quelques mois qu ils ont passés à travailler avec moi. Leurs nombreuses questions m ont permis d avoir une vision différente du sujet et de remettre en cause mes résultats. Mr. Ludovic Girardeau, Mr. Olivier Valorge et Mr. Mohamed Hachad ont su me faire bénéficier de leurs expériences sur la CEM au sein des divisions de STMicroelectronics. L intérêt qu ils ont porté à mes recherches a permis de confronter nos démarches et de sensibiliser les concepteurs aux problèmes des émissions électromagnétiques. Je voudrais remercier toutes les personnes de l équipe IO, qui ont tous apporté leur pierre à l édifice. Je pense en particulier aux designers pour toute l attention qu ils ont portée à mes recherches et au groupe architecture avec qui j ai eu le plaisir de travailler durant toute cette thèse. J adresse également tous mes remerciements au groupe CEM du LESIA : Enrique pour m avoir initié au bon fonctionnement du circuit CESAME, Alex pour les mesures du boîtier et son aide logistique à l INSA, Ayumi pour son support informatique sur l intranet, Guillaume pour son magnifique poster qui m a bien aidé, et tous les autres membres de l équipe, Sébastien, Stéphane, Cécile, Christophe, Jean-Marc, Henrique, Enrico. Merci aux thésards de STMicroelectronics, Pierre, Flavien, Cédric, Vincent et Nicolas pour leur bonne humeur et pour la pause sacrée de l après-midi. Enfin, je ne peux terminer ces remerciements sans exprimer toute ma gratitude à ma famille qui m a supporté, soutenu et conseillé tout au long de cette thèse.

11 Sommaire SOMMAIRE...XI TABLE DES FIGURES... XVII TABLE DES TABLEAUX... XXIII INTRODUCTION... 1 Chapitre 1. EMISSIONS PARASITES DANS LES CIRCUITS INTEGRES Evolution technologique Origine des émissions parasites Définitions Rôle du circuit intégré dans l émission électromagnétique Emissions conduites Emissions rayonnées Transistor MOS Commutation de l inverseur CMOS Fonctionnement de l'inverseur Réponse I(V) de l inverseur Courant transitant dans l inverseur Bruit de commutation dans les circuits intégrés CMOS Courant consommé par un circuit intégré CMOS Du courant consommé à l émission parasite Sources d émissions électromagnétiques Propagation du bruit Distribution des alimentations Evolution des tensions d alimentation Propagation du bruit à travers les alimentations Interconnexion et couplage Couplage Impact des boîtiers Couplage par le substrat xi

12 xii Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Injection du bruit dans le substrat Propagation du bruit dans le substrat Perturbation par le substrat Conséquences des émissions électromagnétiques Effets du bruit de commutation dans les circuits intégrés Circuits numériques Circuits analogiques Emissions des circuits intégrés vers leur environnement Perturbation entre circuits Normes CEM Conclusion Références Chapitre 2. MODELISATION DES EMISSIONS D UN CIRCUIT INTEGRE Modèles d émission existants Modèle IBIS Historique Structure du modèle IBIS Limitations du modèle IBIS Modèle IMIC Modèle ICEM Objectifs Structure d un circuit intégré Modèle ICEM d un circuit intégré Modèle LECCS Stratégie de simulation en bruit dérivée d ICEM Réseau de composants passifs Impédance de cœur Extraction du réseau interne d alimentation Entrées/sorties des alimentations Paramètres du boîtier Paramètres de la carte d application Source de courant Niveaux d abstraction Modèles de générateurs de courant Générateur de courant instantané i(t, VDD) en SPICE Comparaison des générateurs de courant i(t) et i(t, vdd) Modélisation des entrées/sorties Description d une entrée/sortie Plot d entrée/sortie Structure du cœur d une entrée/sortie Entrées/sorties compensées Evaluation des modèles d émission existants pour les entrées/sorties Modèle comportemental issu d IBIS Modélisation en VHDL-AMS proposée pour ICEM Proposition d un modèle d émission pour les sorties Modélisation du buffer de sortie Modélisation du bloc de commande et du predriver Evaluation du modèle complet Conclusion Références... 13

13 Sommaire xiii Chapitre 3. CESAME : VEHICULE DE TEST POUR LA VALIDATION DU MODELE D EMISSION Présentation du véhicule de test CESAME Objectifs Mesure des émissions parasites Comparaison entre les simulations et les mesures Description du circuit CESAME Structure d une cellule de base Structure d une cellule intermédiaire BASEX Structure du bloc CORELOGIC2X Entrées / sorties Stratégies de réduction du bruit Résistances séries Caisson d isolation Grille d alimentation Capacité de découplage Vue de l ensemble du circuit Modélisation du circuit CESAME Nécessité d utiliser un modèle d émission Modèle des cœurs digitaux Source de courant interne Impédance des cœurs Modèle des rails d alimentation Modèle des entrées/sorties Modèle du boîtier Modèle de la carte Modèle du couplage entre le substrat et le plan de masse de la carte Modèle complet Simulation des cœurs Simulation des entrées/sorties Conclusion Références Chapitre 4. VALIDATION PAR LA MESURE DES MODELES ELECTRIQUES Mesure du boîtier Méthodes de mesure Analyseur de réseau vectoriel Réflectrométrie dans le domaine temporel Validation du modèle du boîtier Caractérisation des leads du boîtier Validation du modèle issu d une simulation des champs électromagnétiques Impédance des coeurs du circuit CESAME Mesure à l analyseur d impédance Validation des modèles des réseaux passifs d alimentation Activité en courant des cœurs du circuit CESAME Mesure du courant d alimentation Méthodes de mesure externe Capteur de courant sur silicium Evolution Mesure de l activité en courant interne de chaque cœur Activité en courant en fonction du nombre de portes en commutation Comparaison de l activité des six cœurs... 13

14 xiv Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Validation du modèle global de chaque cœur Bruit de commutation du bus de sorties Activité en courant du bus de sorties en fonction de la charge Validation du modèle du bus de sorties Mesure du bruit avec des méthodes normalisées Emission conduite : mesure 1-ohm Principe de la mesure 1-ohm Mesure des émissions conduites des cœurs du circuit CESAME Comparaison mesure - simulation des émissions conduites Emission rayonnée Mesure TEM Mesure GTEM Scan champ proche Conclusion Références Chapitre 5. TECHNIQUES DE REDUCTION DES EMISSIONS ELECTROMAGNETIQUES Discussion de l efficacité des structures intégrées dans le circuit CESAME Résistance sur les rails d alimentation Capacité de découplage interne Choix entre une résistance en série ou une capacité de découplage Routage de l alimentation Grille d alimentation Alternatives possibles pour la distribution de l alimentation Structures d isolation Structures ISO et ISV Anneau de garde Autres Règles de dessin pour la faible émission Circuit différentiel Contrôle des pentes des signaux Diminution des inductances du boîtier Systèmes asynchrones Etalement du spectre de l horloge Bus d entrées / sorties Simulation du bruit d alimentation d un bus d entrées / sorties Modèle général Compensation des entrées / sorties Résistances des rails d alimentation Application à une couronne d entrées / sorties en technologie 90nm Présentation du cas étudié Influence des résistances des rails d alimentation sur le fonctionnement des sorties Influence des couplages inductifs sur le fonctionnement des sorties Optimisation du nombre de paires d alimentation Fréquence maximale d un bus de sorties en fonction de la charge Courant consommé en fonction de la charge Méthodes de réduction du bruit pour les entrées / sorties Séparation des alimentations analogiques et digitales Capacité de découplage au niveau des entrées / sorties Adaptation de l impédance de sorties Conclusion Références... 13

15 Sommaire xv CONCLUSION GLOSSAIRE Annexe A. UN PEU DE THÉORIE Théorie de l électromagnétisme Rappel sur les équations de Maxwell Existence d ondes électromagnétiques Propagation des ondes électromagnétiques Rappel sur la Transformée de Fourier Théorie des quadripôles Généralité Définition des paramètres Mesure des paramètres S Références Annexe B. FICHIERS SOURCES DES MODÈLES Fichiers sources du chapitre Buffer de sortie Calcul des caractéristiques I(V) de l entrée/sortie BD4CARDQP Calcul de la taille des transistors Modèle du buffer de sortie Modèle du predriver Banc de test de l E/S bidirectionnelle BD2CARDQP utilisée en sortie Fichiers sources du chapitre Modèle de la sortie BT8CR utilisée dans le circuit CESAME Modèle du predriver Modèle du buffer de sortie Banc de test de la sortie BT8CR Annexe C. EXTRACTION D UN MODELE ELECTRIQUE A PARTIR D UNE MESURE PAR REFLECTROMETRIE Mesure par réflectrométrie Réponse d un instrument TDR pour différents types de discontinuités Références LISTE DES PUBLICATIONS Participation à des monographies Articles dans des revues Articles dans des conférences... 13

16

17 Table des figures Figure 1 : Evolution de la méthode de conception vers un flot orienté CEM...2 Figure 2 : Comparaison des moyens techniques et de leurs coûts de mise en oeuvre...3 Figure 1-1 : Grandes tendances de l évolution technologique...8 Figure 1-2 : Evolution et impact de la fréquence d horloge des circuits intégrés...9 Figure 1-3 : Schéma de l oscillateur en anneaux utilisé pour la comparaison des performances...10 Figure 1-4 : Simulations d un oscillateur en anneaux pour différentes technologies CMOS...11 Figure 1-5 : Perturbations électromagnétiques liées à un circuit intégré...12 Figure 1-6 : Champ magnétique Hz d un circuit intégré à 100MHz...13 Figure 1-7 : Génération des champs magnétique et électrique...13 Figure 1-8 : Symboles électriques et schémas équivalent des transistors MOS...13 Figure 1-9 : Caractéristiques statiques du transistor MOS...13 Figure 1-10 : Fonctionnement de l inverseur CMOS...13 Figure 1-11 : Caractéristique de transfert de l inverseur...13 Figure 1-12 : Courbes de courant lors de la commutation des transistors N et PMOS [1-6]...13 Figure 1-13 : Courant circulant dans l inverseur...13 Figure 1-14 : Pic de courant généré par la commutation d un inverseur (Wn=1µm, Wp=2µm, Ln=Lp=0.1µm).13 Figure 1-15 : Courant circulant dans un inverseur (Wn=1µm, Wp=2µm, Ln=Lp=0.1µm) chargé par une capacité Cload=100fF pour différents temps de montée (de 30ps à 220ps) sur le signal d entrée...13 Figure 1-16 : Schéma d un circuit intégré montrant les différentes parties inductives...13 Figure 1-17 : Schéma équivalent d un circuit constitué de 20 inverseurs CMOS en parallèle, LVDD=LGND=1nH..13 Figure 1-18 : Simulation des courants et tensions internes pour Cn=Cp de 20fF à 500fF. Le nom des courbes correspond aux nœuds de la Figure Figure 1-19 : Simulation fréquentielle des 20 inverseurs en parallèle...13 Figure 1-20 : Emission de l arbre d horloge...13 Figure 1-21 : Evolution de la tension d alimentation des entrées/sorties (E/S) et des blocs de coeur...13 Figure 1-22 : Simulation d un inverseur (Wn=1µm, Wp=2µm, Ln=Lp=0.1µm), chargé par une capacité Cload=20fF, pour différentes tensions d alimentation (VDD varie de 1V à 3.3V )...13 Figure 1-23 : Simulation d un inverseur dont l alimentation est bruitée...13 Figure 1-24 : Eléments parasites entre deux pistes de métal...13 Figure 1-25 : Configuration sensible au couplage diaphonique...13 Figure 1-26 : Origine des inductances parasites dans un boîtier...13 Figure 1-27 : Impact de l inductance du boîtier sur l intégrité des signaux...13 Figure 1-28 : Mécanismes d injection et de réception du bruit dans le substrat [1-9]...13 Figure 1-29 : Schéma utilisé pour simuler les effets du bruit de commutation sur le temps de transition d un inverseur...13 Figure 1-30 : Résultats de simulation montrant les effets du bruit de commutation sur les temps de transition d un inverseur...13 xvii

18 xviii Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Figure 2-1 : Extrait du modèle IBIS du circuit intégré CESAME...13 Figure 2-2 : Représentation du modèle IBIS d une sortie avec le modèle du boîtier...13 Figure 2-3 : Caractéristiques du BT8CR_ISO fournies dans le modèle IBIS (valeurs minimales)...13 Figure 2-4 : Exemple de modèle IMIC [2-8]...13 Figure 2-5 : Structure hiérarchique du modèle IMIC...13 Figure 2-6 : Phénomènes d émissions parasites traités dans ICEM...13 Figure 2-7 : Schéma général d un circuit intégré modélisé avec ICEM...13 Figure 2-8 : Décomposition du réseau passif d alimentation [2-14]...13 Figure 2-9 : Alternatives possibles de la distribution de l alimentation dans un circuit intégré...13 Figure 2-10 : Générateurs de courant...13 Figure 2-11 : Alimentation commune pour tous les blocs du circuit (cœur et E/S)...13 Figure 2-12 : Alimentations séparées entre le cœur et les E/S...13 Figure 2-13 : Modèle LECCS d un circuit intégré...13 Figure 2-14 : Modèles de l impédance d un bloc fonctionnel...13 Figure 2-15 : Simulation AC d un bloc de cœur...13 Figure 2-16 : Simulation des différents modèles d impédance...13 Figure 2-17 : Modélisation des rails d alimentation...13 Figure 2-18 : Calcul des capacités pour deux conducteurs et un plan de masse...13 Figure 2-19 : Calcul de l effet résistif des rails d alimentation...13 Figure 2-20 : Calcul de l inductance d un rail métallique...13 Figure 2-21 : Entrées/sorties d alimentation...13 Figure 2-22 : Modélisation en 3 dimensions du boîtier...13 Figure 2-23 : Modèle SPICE de 2 broches d un boîtier...13 Figure 2-24 : Valeurs approchées des inductances d un boîtier...13 Figure 2-25 : Calcul de l inductance et de la résistance d un fil de bonding [2-14]...13 Figure 2-26 : Modèle R, L, C du réseau d alimentation sur la carte d application...13 Figure 2-27 : Modélisation du couplage capacitif entre le substrat et le plan de masse de la carte d application13 Figure 2-28 : Générateur PWL...13 Figure 2-29 : Cas étudié pour valider le générateur de courant instantané i(t, Vdd)...13 Figure 2-30 : Modèle parallèle (modèle incorrect car il ne représente pas l impédance du bloc de la Figure 2-29.a)...13 Figure 2-31 : Modèles possibles du circuit...13 Figure 2-32 : Simulation du courant consommé selon les modèles...13 Figure 2-33 : Entrées/sorties...13 Figure 2-34 : Schéma électrique simplifié d une entrée...13 Figure 2-35 : Comparaison d un signal en sortie d un buffer et en sortie d un trigger de Schmidt...13 Figure 2-36 : Structure d une sortie...13 Figure 2-37 : Schéma électrique simplifié d une sortie...13 Figure 2-38 : Schéma électrique simplifié d une E/S bidirectionnelle...13 Figure 2-39 : Synoptique d une E/S avec un bloc de compensation...13 Figure 2-40 : Schéma de principe d une E/S compensée...13 Figure 2-41 : Allure des signaux ND et PD attaquant le buffer de sortie...13 Figure 2-42 : Modèle comportemental dérivé d IBIS...13 Figure 2-43 : Modèle ICEM générique proposé par [2-39] pour les E/S...13 Figure 2-44 : Comparaison de la courbe Id(Vds) et de son interpolation linéaire...13 Figure 2-45 : Schéma bloc d une E/S bidirectionnelle...13 Figure 2-46 : Schéma du buffer de sortie...13 Figure 2-47 : Extraction des courbes Id(Vds)...13 Figure 2-48 : Modèles du buffer de sortie...13 Figure 2-49 : Caractéristiques du buffer de sortie de la cellule BD4CARDQP_2V5_LIN et de ses modèles...13

19 Table des figures xix Figure 2-50 : Pics de courant sur VDDE dus aux fronts montant et descendant d une E/S BD4CARDQP pour plusieurs valeurs de charges en sortie...13 Figure 2-51 : Schéma bloc équivalent au bloc de commande et au predriver...13 Figure 2-52 : Simulation des signaux ND et PD en fonction des entrées A et En...13 Figure 2-53 : Hiérarchie du modèle complet...13 Figure 2-54 : Comparaison des pics de courant générés par le modèle et la netlist SPICE du BD4CARDQP...13 Figure 3-1 : Simulation de 15 portes logiques en série...13 Figure 3-2 : Schéma de la cellule de base...13 Figure 3-3 : Simulation de la cellule de base...13 Figure 3-4 : Cellule intermédiaire BASEX Figure 3-5 : Cellule CORELOGIC2X...13 Figure 3-6 : Dessin d E/S placées en quinconce...13 Figure 3-7 : Impact des résistances d accès sur le courant consommé par le coeur CORELOGIC2X...13 Figure 3-8 : Vue en coupe de la structure standard...13 Figure 3-9 : Estimation de la capacité de jonction entre le caisson NWELL et le substrat...13 Figure 3-10 : Vue en coupe de la structure ISO...13 Figure 3-11 : Estimation de la capacité de jonction entre la couche NISO et le substrat...13 Figure 3-12 : Schéma équivalent de la structure NISO pour le cœur NISO de CESAME...13 Figure 3-13 : Vue en coupe de la structure ISV...13 Figure 3-14 : Vue de la grille d alimentation...13 Figure 3-15 : Impact de la capacité de découplage sur le courant consommé par le coeur CORELOGIC2X...13 Figure 3-16 : Dessin du circuit CESAME...13 Figure 3-17 : Modélisation de l activité en courant de la cellule CORELOGIC2X...13 Figure 3-18 : Impédance de la cellule de base...13 Figure 3-19 : Impédances des cœurs de CESAME simulés à partir d une cellule de base...13 Figure 3-20 : Dessin des cœurs NORM et RC du circuit CESAME...13 Figure 3-21 : Calcul des capacités de couplage entre deux conducteurs...13 Figure 3-22 : Modèle des E/S des alimentations...13 Figure 3-23 : Schéma bloc du modèle de la sortie du BT8CR...13 Figure 3-24 : Pic de courant généré sur VDD par la sortie BT8CR avec une charge de 10pF...13 Figure 3-25 : Modèle électrique du boîtier TQFP Figure 3-26 : Modélisation du réseau d alimentation de la carte imprimée...13 Figure 3-27 : Modèle électrique complet d un cœur du circuit de CESAME...13 Figure 3-28 : Simulation du courant instantané consommé par les modèles des cœurs du circuit CESAME...13 Figure 3-29 : Simulation de la tension interne VDD à l entrée du cœur NOR...13 Figure 3-30 : Modèle électrique du bus de sorties BT8CR : modèle mixte...13 Figure 3-31 : Simulation du courant consommé lors de la commutation d un bus de huit sorties BT8CR, chargé par des capacités de 100pF...13 Figure 3-32 : Comparaison des signaux délivrés en sortie du predriver et aux bornes de la capacité de charge, dans les cas d une simulation de la netlist SPICE et du modèle mixte...13 Figure 3-33 : Variations de la tension interne d alimentation au moment de la commutation (simulation du modèle mixte)...13 Figure 4-1 : Analyseur de réseau vectoriel...13 Figure 4-2 : Mesure de l impédance du boîtier en réflexion...13 Figure 4-3 : Instrument de réflectrométrie dans le domaine temporel...13 Figure 4-4 : Caractérisation du boîtier TQFP144 du circuit intégré CESAME...13 Figure 4-5 : Comparaison mesure - simulation du lead au milieu du boîtier TQFP144 (analyseur de réseau vectoriel)...13 Figure 4-6 : Comparaison mesure - simulation de la tension réfléchie par un lead du boîtier TQFP144 (instrument de TDR)...13 Figure 4-7 : Banc de mesure de l analyseur d impédance...13

20 xx Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce Figure 4-8 : Comparaison de la mesure de l impédance des six cœurs du circuit CESAME avec VDD=0V (sans alimentation)...13 Figure 4-9 : Comparaison mesure simulation de l impédance du réseau passif d alimentation de chaque cœur de CESAME...13 Figure 4-10 : Méthodes de mesure externe...13 Figure 4-11 : Principe général de fonctionnement du capteur à échantillonnage...13 Figure 4-12 : Schéma de la cellule d échantillonnage avec les transistors de dummies...13 Figure 4-13 : Cellule de délai...13 Figure 4-14 : Amplificateur opérationnel...13 Figure 4-15 : Schéma complet de l échantillonneur...13 Figure 4-16 : Mesure d une rampe à l aide de la sonde...13 Figure 4-17 : Schéma de la cellule d échantillonnage avec les transistors dummies...13 Figure 4-18 : Courant consommé par le cœur NORM en fonction de son pourcentage d activité...13 Figure 4-19 : Comparaison des mesures de tension et de courant sur le rail VDD pour chaque cœur du circuit CESAME...13 Figure 4-20 : Comparaison des mesures de tension et de courant sur le rail VSS pour chaque cœur du circuit CESAME...13 Figure 4-21 : Comparaison mesure - simulation de l activité de chaque cœur du circuit CESAME...13 Figure 4-22 : Comparaison mesure - simulation de la transformée de Fourier du courant du cœur NORM...13 Figure 4-23 : Modèle complet du cœur NORM...13 Figure 4-24 : Mesure interne du courant consommé par un bus de sortie BT8CR en fonction du nombre de sorties chargées...13 Figure 4-25 : Comparaison mesure - simulation du courant interne d un bus de huit sorties BT8CR chargées par des capacités de 100pF...13 Figure 4-26 : Mesure 1 ohm...13 Figure 4-27 : Mesure 1-ohm des émissions conduites des cœurs de CESAME sur l alimentation VSS...13 Figure 4-28 : Comparaison mesure - simulation (mesure 1-ohm) des émissions conduites sur VSS par le cœur NORM...13 Figure 4-29 : Mesure TEM...13 Figure 4-30 : Orientation du circuit par rapport à la cellule TEM...13 Figure 4-31 : Mesure TEM des émissions rayonnées des cœurs de CESAME...13 Figure 4-32 : Position des broches des cœurs de CESAME (orientation 1)...13 Figure 4-33 : Modèle du cœur NORM avec la cellule TEM...13 Figure 4-34 : Comparaison mesure - simulation (cellule TEM) des émissions rayonnées par le cœur NORM...13 Figure 4-35 : Modèle du cœur NORM avec la cellule TEM en tenant compte du modèle du boîtier pour les signaux CLOCK, DATA et OUT...13 Figure 4-36 : Cellule GTEM et représentation de ces champs électromagnétiques...13 Figure 4-37 : Comparaison des émissions rayonnées par le cœur NORM avec une cellule TEM et une cellule GTEM...13 Figure 4-38 : Différence géométrique entre les cellules TEM et GTEM...13 Figure 4-39 : Banc de mesure pour le scan champ proche [4-30]...13 Figure 4-40 : Post-traitement des mesures de scan champ proche...13 Figure 4-41 : Comparaison des champs électriques Ez pour les cœurs NORM et RC, à 100 et 300MHz, après traitement post-layout...13 Figure 5-1 : Circuit utilisé pour l étude de l influence d une résistance en série, Rsérie, sur le rail VDD...13 Figure 5-2 : Effet d une résistance série sur le cœur NOR...13 Figure 5-3 : Effet d une résistance série dans le domaine fréquentiel...13 Figure 5-4 : Circuit utilisé pour l étude de l influence d une capacité de découplage interne Cdec...13 Figure 5-5 : Effet d une capacité de découplage dans le domaine temporel...13 Figure 5-6 : Effet d une capacité de découplage interne sur le spectre d émission conduite...13

21 Table des figures xxi Figure 5-7 : Impédance du réseau passif d alimentation du cœur NOR pour différentes valeurs de capacités de découplage...13 Figure 5-8 : Effet d une résistance série dans le domaine fréquentiel...13 Figure 5-9 : Alternatives possibles de la distribution de l alimentation dans un circuit intégré [5-2]...13 Figure 5-10 : Comparaison entre différentes techniques afin de réduire la propagation du bruit dans le substrat [5-3]...13 Figure 5-11 : Signal unique et signal différentiel...13 Figure 5-12 : Signal unique et signal différentiel...13 Figure 5-13 : Signal unique et signal différentiel...13 Figure 5-14 : Routage de l alimentation dans les boîtiers...13 Figure 5-15 : Evolution des émissions des microprocesseurs [5-12]...13 Figure 5-16 : Principe du protocole de commande entre deux blocs asynchrones...13 Figure 5-17 : Comparaison des spectres de l horloge avec et sans étalement de la fréquence d horloge [5-17]...13 Figure 5-18 : Modèle électrique pour la simulation d une sortie...13 Figure 5-19 : Modèle simplifié pour la simulation d une sortie...13 Figure 5-20 : Modèle électrique pour la simulation d un bus de sorties...13 Figure 5-21 : Modèle électrique du bus de huit sorties BD4CARDQP_2V5_LIN...13 Figure 5-22 : Influence des résistances des rails d alimentation sur le fonctionnement des sorties...13 Figure 5-23 : Distance entre deux paires d alimentation...13 Figure 5-24 : Coefficient de couplage du boîtier pour le circuit de la Figure Figure 5-25 : Influence du couplage inductif sur le fonctionnement des sorties commutant en phase...13 Figure 5-26 : Influence du couplage inductif sur le fonctionnement des sorties commutant en anti-phase...13 Figure 5-27 : Influence du couplage inductif sur des sorties commutant en opposition de phase...13 Figure 5-28 : Bruit d alimentation (différence entre VDDE et GNDE) d un bus de huit sorties...13 Figure 5-29 : Bruit d alimentation (différence entre VDDE et GNDE) d un bus de quatre sorties commutant en opposition de phase...13 Figure 5-30 : Courant d alimentation d un bus de quatre sorties commutant en phase...13 Figure 5-31 : Définition de la période minimale...13 Figure 5-32 : Fréquence maximale de la sortie BD4 en fonction de la charge dans des conditions typiques en 90nm...13 Figure 5-33 : Courant moyen consommé par une sortie BD4 en fonction de la charge dans des conditions typiques en 90nm...13 Figure 5-34 : Exemples de séparation de l alimentation entre cellules analogiques et digitales...13 Figure 5-35 : Effet de l adaptation d impédance sur l intégrité de signal...13 Figure A-1 : Allure des champs électriques et magnétiques dans un guide d onde (mode TEM) [A-3]...13 Figure A-2 : Emission conduite d un microcontrôleur 16 bits en temporel et en fréquentiel...13 Figure A-3 : Schéma d un multipôle à 4 ports (octopôle)...13 Figure A-4 : Générateur chargé par une impédance ZL...13 Figure A-5 : Schéma d un quadripôle...13 Figure C-1 : Mesure de la tension réfléchie pour une ligne simple...13 Figure C-2 : Réflexions multiples dans une ligne présentant des discontinuités...13 Figure C-3 : Impact de l adaptation d impédance sur les réflexions dans une ligne de transmission...13 Figure C-4 : Impact de la charge sur les réflexions dans une ligne de transmission...13 Figure C-5 : Impact d une discontinuité entre deux lignes de transmission adaptées...13

22

23 Table des tableaux Tableau 1-1 : Evolution des caractéristiques des microprocesseurs d après l ITRS [1-2]...9 Tableau 1-2 : Paramètres utilisés pour l étude de l oscillateur en anneaux...10 Tableau 1-3 : Caractéristiques de différents types de boîtiers [1-13]...13 Tableau 1-4 : Normes génériques relatives à la CEM pour les équipements...13 Tableau 1-5 : Normes et propositions de normes (en italique) relatives aux méthodes de mesure CEM des circuits intégrés...13 Tableau 2-1 : Comparaison des différents modèles d impédance...13 Tableau 2-2 : Valeur des éléments R,L, C pour un BGA 108 pins...13 Tableau 2-3 : Courant typique des portes logiques pour différentes technologies [2-10]...13 Tableau 2-4 : Comparaison des modèles de générateurs...13 Tableau 3-1 : Courant généré sur l alimentation en fonction du pourcentage d activité du bloc CORELOGIC2X..13 Tableau 3-2 : Temps de calcul et taille mémoire pour simuler le circuit CESAME pendant 100ns de fonctionnement...13 Tableau 3-3 : Impédance de la cellule de base dans le cas standard entre VDD et VSS...13 Tableau 3-4 : Impédance de la cellule de base avec les structures ISO et ISV entre VDD et VSS...13 Tableau 3-5 : Impédance de la cellule BASEX20 entre VDD et VSS...13 Tableau 3-6 : Impédance du coeur NOR entre VDD et VSS...13 Tableau 3-7 : Modèles d impédance des coeurs du circuit CESAME entre VDD et VSS à partir des cellules de base...13 Tableau 3-8 : Modèles d impédance des cœurs du circuit CESAME entre VDD et VSS à partir des cellules BASEX Tableau 3-9 : Résistances parasites des rails d alimentation...13 Tableau 3-10 : Inductances parasites des rails d alimentation...13 Tableau 3-11 : Valeurs des éléments R, L, C du boîtier...13 Tableau 3-12 : Paramètres du modèle électrique de la carte imprimée...13 Tableau 3-13 : Temps de simulation du cœur NORM...13 Tableau 4-1 : Comparaison des modèles du boîtier...13 Tableau 4-2 : Evolution des caractéristiques du capteur de tension...13 Tableau 4-3 : Valeurs des composants R, L et C du modèle du cœur NORM...13 Tableau 5-1 : Comparaison entre les différentes alternatives de distribution de l alimentation [5-3]...13 Tableau 5-2 : Valeurs indicatives des éléments du modèle de la Figure Tableau 5-3 : Valeurs indicatives des résistances des rails d alimentation en fonction des technologies...13 Tableau A-1 : Equations de Maxwell dans le vide...13 xxiii

24

25 INTRODUCTION Outre Atlantique, pas moins d une quarantaine de pilotes ont signalé dernièrement des cas de perturbations de leurs instruments de vol qu ils attribuent aux gadgets électroniques utilisés par certains passagers. Phénomène le plus souvent observé : l avion dévie de sa trajectoire nominale, au moment où l un ou plusieurs passagers utilisent un appareil électronique, [i]. Cet extrait de la revue Air et Cosmos, datant de 1993, illustre parfaitement les risques liés à l utilisation grandissante d'appareils électroniques dans notre vie de tous les jours. Le phénomène d interférence électromagnétique dû à l électronique est apparu dans les années A l époque, certains systèmes électriques perturbaient les communications radios. Pour remédier à cela, il a fallu créer en 1934 le Comité International Spécial des Perturbations Radioélectriques (CISPR), afin de veiller à la compatibilité électromagnétique (CEM) des applications [ii]. Depuis, tout système électrique ou électronique doit répondre à un certain nombre de normes, garantissant à la fois le bon fonctionnement de l application dans un environnement perturbé et également fixant des niveaux limites d émission. Le recours à des composants électroniques, dans des domaines aussi variés que la médecine, l agriculture, l informatique, les télécommunications ou les moyens de transport, a conduit à la multiplication des normes plus ou moins contraignantes en fonction des applications. Par exemple, dans le secteur automobile, la CEM des systèmes est cruciale pour la sécurité des personnes. Au départ, les règles de CEM ne concernaient que les appareils dans leur ensemble. Du fait de l effort constant d intégration des fonctions, ces contraintes se sont ensuite reportées aux cartes électroniques et aujourd hui elles commencent à s étendre aux circuits intégrés. En effet, il est de plus en plus admis que les circuits intégrés constituent à eux seuls des systèmes, l apparition de nouvelles technologies inférieures à 100nm permettant d intégrer toujours plus de fonctions sur le même morceau de silicium. Ainsi, les 1

26 2 Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce applications qui se trouvaient auparavant sur les cartes électroniques sont contenues aujourd hui dans des systèmes sur puce (System on-chip, SoC) qui mélangent à la fois des fonctions analogiques et digitales. Cependant, cet effort d intégration des circuits intégrés a entraîné des niveaux d émissions électromagnétiques toujours plus élevés au niveau des composants. D un côté, l augmentation du nombre de transistors et des fréquences d horloge, génère de plus en plus de bruit. D un autre côté, la réduction des tensions d alimentation et des seuils de susceptibilité des composants, diminue les marges de bruit et oblige à imposer des normes de plus en plus contraignantes pour garantir la fiabilité des appareils. Depuis peu, pour éviter une phase coûteuse de redesign des circuits intégrés, les fondeurs cherchent à modifier leur flot de conception afin de tenir compte des problèmes d émission avant la fabrication des composants. En effet, dans bien des cas, il faut attendre la mesure du circuit pour s assurer de sa conformité avec les normes CEM. En cas d émissions trop élevées, il faut alors reprendre le design du circuit, ce qui engendre des surcoûts, financiers et de temps très importants (Figure 1.a). L objectif est donc d établir d une part, un modèle prédictif du bruit d un circuit le plus tôt possible dans sa conception, et d autre part, de permettre l application d un certain nombre de règles afin de réduire de manière significative les niveaux d émission des puces (Figure 1.b). 1.a : Flot de conception classique sans tenir compte des émissions 1.b : Nouveau flot de conception prenant en compte les contraintes CEM Figure 1 : Evolution de la méthode de conception vers un flot t orienté CEM La mise en place de techniques de réduction de bruit dans les circuits intégrés doit se faire le plus tôt possible lors de sa conception. En effet, plus le problème des émissions électromagnétiques est pris en amont dans la réalisation de la puce, plus il y a de solutions envisageables pour les limiter et ceci pour un coût assez faible. Par contre, plus le développement du circuit est avancé et plus il est difficile de les appliquer (Figure 2). Ainsi, il apparaît de manière évidente que les fabricants de semi-conducteurs ont tout intérêt à mettre en place des méthodes pour s assurer de la CEM des composants ; en cela, ils sont également fortement poussés par leurs clients, surtout dans les domaines de l automobile et de l aéronautique, qui demandent de plus en plus d informations concernant les émissions des circuits.

27 3 Introduction Phase de conception Phase de test Phase de production Moyens techniques Coût Temps, développement du produit Figure 2 : Comparaison des moyens techniques et de leurs coûts de mise en oeuvre Jusqu alors les modèles de circuits intégrés, tels que le modèle IBIS [iii], fournis par les fondeurs, ne servaient qu à l étude de l intégrité de signal au niveau des cartes électroniques. Ils considéraient que l alimentation du circuit était parfaite et ne générait aucun bruit. Aujourd hui, ces modèles sont insuffisants pour faire des simulations électromagnétiques des systèmes. Il est devenu indispensable de développer un nouveau modèle qui prend également en compte le réseau d alimentation du circuit. Ce dernier permettra aussi de valider l efficacité des règles de réduction de bruit dès la phase de conception. Notre étude s intègre en grande partie dans le cadre du projet européen MEDEA+ MESDIE A509 [iv]. D une part, elle porte sur la mise en place d une stratégie de modélisation des émissions électromagnétiques dans les circuits intégrés et de sa validation sur un véhicule de test dédié aux mesures CEM. D autre part, elle vise à valider un certain nombre de techniques de réduction de bruit et à former les concepteurs de STMicroelectronics sur ce sujet. Le projet européen a été réalisé en collaboration avec EADS-CCR ainsi que le LESIA à Toulouse. La démarche employée dans cette thèse a donc été la suivante : nous nous sommes tout d abord intéressés à l origine des émissions parasites dans les circuits intégrés, et à l influence sur le niveau de bruit de différents paramètres, tels que le nombre de transistors en commutation, la fréquence d horloge, la pente des signaux ou la charge en sortie. Ensuite, après avoir identifié les avantages et les inconvénients de plusieurs modèles d émission de circuits intégrés, nous avons mis en place un modèle prédictif dont les éléments peuvent être déterminés dès la phase de conception. Le modèle pourra intégrer des informations confidentielles car notre travail s adresse aux équipes de recherche et développement de STMicroelectronics et pas directement aux clients. Nous recherchons plus la précision du modèle pour aider à la conception du circuit, que sa nonconfidentialité. En cas de demande d un client, il est toujours possible d adapter le modèle pour le rendre public, même si les résultats de simulations perdent en précision. Du fait de la forte augmentation des entrées/sorties (E/S) dans les circuits intégrés et de leur contribution importante dans le niveau de bruit, un intérêt particulier a également été apporté pour leur modélisation. L objectif est de pouvoir fournir des

28 4 Caractérisation et optimisation de l émission électromagnétique de systèmes sur puce recommandations (nombre de paires d alimentation, impact de la coupure des rails d alimentation, choix de la taille des buffers ) quant à l intégration correcte des E/S dans un circuit entier. En parallèle, nous avons développé un circuit dédié à l étude des émissions parasites afin de valider notre modèle. L analyse du bruit du composant à l aide de différentes méthodes de mesures a permis d estimer l efficacité de différentes techniques de réduction d émission en mode conduit et rayonné. Ce mémoire comporte cinq chapitres principaux. Dans un premier chapitre, nous rappelons le contexte de l étude, l évolution technologique en microélectronique et en particulier son impact sur les performances des transistors MOS. Nous définissons les phénomènes électromagnétiques et nous tentons de mettre en évidence l influence de différents paramètres sur l amplitude des variations du pic de courant d un inverseur. Nous établissons ensuite l implication de ces courants en terme de fréquence d émissions parasites. Le deuxième chapitre est consacré à l étude des modèles d émission existants et à la définition d une stratégie de simulation en bruit, dérivée d ICEM [v], applicable dès la phase de conception et adaptée aux besoins spécifiques de la société STMicroelectronics. Nous détaillons la structure du modèle ainsi que l extraction de ses paramètres. D autre part, nous proposons une méthode pour modéliser les E/S des circuits intégrés en combinant du VHDL-AMS et du SPICE. Nous consacrons la troisième partie à la description et à la modélisation du circuit de test CESAME, réalisé en technologie CMOS 0.18µm à STMicroelectronics. Tout d abord, nous présentons les spécifications et la structure de ce circuit ainsi que les six techniques de réduction de bruit qu il intègre. Ensuite, nous appliquons les différentes méthodes d extraction des paramètres présentées dans le chapitre précédent afin d en déduire un modèle d émission, incluant les E/S, pour chacune de ces techniques. Le quatrième chapitre décrit le type de mesures utilisées en CEM pour caractériser les émissions en mode conduit (sonde 1-ohm) ou rayonné (cellules TEM, GTEM ou scan champ proche). Il présente également un système de mesure à échantillonnage sur puce qui permet de caractériser les fluctuations d alimentation au sein même du circuit, en s affranchissant de l effet passe-bas du boîtier. Dans cette partie, nous détaillons l ensemble des mesures faites sur le circuit CESAME afin de comparer l efficacité des techniques de réduction de bruit. De plus, à l aide de ces mesures, nous vérifions la validité des six modèles d émission que nous avons établis précédemment ainsi que la précision du modèle des E/S.

29 5 Introduction Dans le dernier chapitre, nous présentons l ensemble des règles de dessin et des recommandations que nous avons pu déduire de l étude de la puce CESAME ou de caractérisation en simulation. A partir du modèle des E/S, défini dans le chapitre 2, nous présentons une méthodologie pour simuler une section d une couronne d E/S en tenant compte du modèle des E/S, des résistances des rails d alimentation du circuit intégré, du modèle du boîtier et des couplages inductifs. Cette méthodologie, adaptée à l environnement Cadence [vi], doit aider les concepteurs lors de la réalisation des E/S. Enfin, nous détaillons un certain nombre de méthodes afin d obtenir les abaques, servant à déterminer le nombre de paires d alimentation par E/S en fonction du niveau de bruit, ou le type d E/S à utiliser en fonction de différents paramètres : fréquences, charges en sortie, courant consommé. Enfin, nous concluons ce rapport sur la possibilité de poursuivre nos travaux sur une future puce de test dans le cadre du projet européen MEDEA+ Parachute [vii]. Ce nouveau circuit, en technologie CMOS 65nm, permettra de développer une version améliorée de la cellule à échantillonnage présentée dans le chapitre 4, et d approfondir l étude de l auto-susceptibilité des circuits mixtes. REFERENCES [i] AIR et COSMOS, n 1420, semaine du 5 au 11 avril 1993 [ii] International Special Committee on Radio Interference (CISPR), [iii] IBIS : I/O Buffer Information Specifications, [iv] MEDEA+ MESDIE A509, Microelectronic EMC System Design for High Density Interconnect and High Frequency Environment, [v] IEC , Integrated Circuits Emission Model (ICEM), Draft technical report, IEC, Nov [vi] [vii] MEDEA+ Parachute, Parasitic Extraction and Optimisation for Efficient Microelectronic System Design and Application,

30

31 Chapitre 1 EMISSIONS PARASITES DANS LES CIRCUITS INTEGRES En l espace de quelques années, à cause de l augmentation constante de la complexité des circuits intégrés, le problème des émissions parasites est devenu un point d étude essentiel pour s assurer du bon fonctionnement des systèmes intégrés. La tendance actuelle est de concevoir un seul circuit, comprenant à la fois des fonctions digitales et analogiques sur le même substrat de silicium. L augmentation de la densité d intégration et de la vitesse de fonctionnement des blocs digitaux engendre de plus en plus de bruit qui peut perturber les fonctions analogiques. Afin de comprendre les enjeux de l accroissement des phénomènes parasites exacerbés par la miniaturisation des technologies, nous étudions dans ce chapitre l impact de l évolution technologique sur la consommation en courant et sur le bruit, la propagation des émissions parasites qui en découle et la susceptibilité des circuits intégrés. 1. EVOLUTION TECHNOLOGIQUE Pendant ces quarante dernières années, l une des caractéristiques de la microélectronique est la miniaturisation régulière des technologies. Dès 1965, Gordon Moore [1-1] prédit une évolution exponentielle de la complexité des circuits intégrés avec le doublement du nombre de transistors dans les microprocesseurs tous les ans. Cette loi, très légèrement corrigée (doublement du nombre de transistors tous les 18 mois), a toujours été vérifiée jusqu à aujourd hui (Figure 1-1.a). En trois décennies, du premier processeur, le 4004 d INTEL qui contenait 2300 transistors, au dernier processeur, le CENTRINO qui avoisine le milliard de transistors, un effort constant visant à intégrer des fonctions toujours plus complexes a été nécessaire. Cette tendance de la microélectronique a été rendue possible car, dans le même temps, la lithogravure permettant de fabriquer des transistors MOS est passée d une largeur de canal de 10µm en 1971 à un canal de 90nm en 2004 (Figure 1-1.b,[1-2]). 7

32 8 Chapitre 1 : Emissions parasites dans les circuits intégrés 10 Année 1-1.a : Evolution des microprocesseurs d'intel de 1970 à 2005 Lithographie (µm) 1 0,1 0, Année 1-1.b : Evolution de la longueur de canal L du MOS (technologie en production) [1-2] Figure : Grandes tendances de l évolution technologique En dépit des avancées technologiques qui ont un impact positif sur les performances des circuits intégrés, la miniaturisation des circuits pose aussi de nouveaux problèmes : délai dû aux interconnexions dont la longueur moyenne est croissante, couplage parasite au niveau du silicium et du boîtier, émission électromagnétique due à une activité du circuit plus importante et plus rapide La maîtrise de tous ces paramètres, dès la phase de conception, devient essentielle pour fabriquer des circuits intégrés utilisant les dernières technologies CMOS (Complementary Metal Oxide Semi-conductor). Les ASICs, les systèmes mixtes ou les applications de type système sur puce (SoC) sont autant d'exemples montrant l intégration de fonctions de plus en plus complexes et rapides tels que des processeurs de signaux numériques, des chaînes de traitement de signal, des séquenceurs d algorithme de télécommunications... L augmentation de la complexité des circuits entraîne des surfaces de silicium toujours plus grandes dues, entre autre, à l augmentation du nombre de fonctions et de périphériques (mémoires, convertisseurs, régulateur ) au sein du même circuit, ceci demandant plus d entrées/sorties (E/S), plus de plots d alimentation, plus de niveaux de métaux et des longueurs d interconnexions plus grandes. Il faut également avoir recours à des boîtiers de plus en plus gros pour pouvoir véhiculer tous les signaux. Tout cela n a été rendu possible que grâce à l amélioration de la fiabilité des procédés de fabrication. Le Tableau 1-1 montre l évolution probable des caractéristiques des circuits intégrés pour les prochaines années.

33 1- Evolution technologique 9 Tableau : Evolution des caractéristiques des microprocesseurs d après l ITRS [1-2] Lithographie (nm) Densité (10 6 transistors/cm²) Surface (mm²) Tension de coeur (V) 1,2 1 0,8 0,7 0,6 Niveaux de métaux Nombre d'entrées/sorties - signaux alimentation Nombre de broches du boîtier Fréquence de l horloge interne (GHz) 1,2 4,1 9, Tous ces paramètres influent, bien évidemment, sur le couplage et la propagation du bruit dans les circuits intégrés. L augmentation du nombre de niveaux de métaux entraîne plus d interactions entre les différents signaux. Le nombre croissant des E/S pose également de sérieux problèmes à cause du nombre important de commutations simultanées et des forts courants qui sont véhiculés. De la même manière, la complexité croissante de la logique des circuits signifie une consommation plus importante. En plus des problèmes de fiabilité et de dissipation de chaleur que cela pose, des pics de courant plus grands génèrent plus de bruit que ce soit à l intérieur ou à l extérieur des circuits. Enfin, l augmentation de la fréquence de fonctionnement des circuits intégrés a décalé le spectre des émissions parasites vers les hautes fréquences (Figure 1-2), risquant de perturber certaines applications sensibles. Par exemple, la réception d un téléphone portable, dont la fréquence est à 900MHz ou 1.8GHz, peut être perturbée près d un ordinateur dont le microprocesseur fonctionne dans la même gamme de fréquence. Fréquence d'horloge (MHz) Année Amplitude Décalage de la fréquence d horloge Fréquence Bande de fréquence critique 1-2.a : Evolution de la fréquence d horloge des microprocesseurs [1-2] 1-2.b : Impact sur le spectre des émissions Figure : Evolution et impact de la fréquence d horloge des circuits intégrés

34 10 Chapitre 1 : Emissions parasites dans les circuits intégrés Pour illustrer l effet de la réduction des technologies sur la fréquence dans un circuit intégré, nous étudions un circuit typique et caractérisons l évolution de ses performances due à la réduction de la lithographie. Nous simulons un oscillateur en anneaux utilisant 3 inverseurs CMOS rebouclés (Figure 1-3, [1-3]). Le changement de technologie modifie non seulement les paramètres du modèle du MOS canal N et canal P, mais aussi les tensions d alimentation et les valeurs de capacités et de résistances parasites de tous les nœuds. Le Tableau 1-2 donne les valeurs des différents paramètres utilisés. Nous ne tenons pas compte des interconnexions pour cette étude, mais uniquement des capacités et résistances parasites inclues dans les modèles des transistors. La taille de l inverseur correspond à la taille minimale de la technologie du transistor NMOS, et à deux fois la taille minimale pour le transistor PMOS afin de rééquilibrer les mobilités. Figure : Schéma de l oscillateur r en anneaux utilisé pour la comparaison des performances Tableau : Paramètres utilisés pour l étude de l oscillateur en anneaux Technologie 0.25µm 0.18µm 0.12µm 90nm 65nm Tension d alimentation 2.5V 1.8V 1.2V 1.0V 1.0V Taille des transistors en µm NMOS : W/L PMOS : W/L 0.35/ / / / / / / / / /0.06 Les résultats de simulations pour des lithographies de 0.25µm à 65nm sont reportés ci-après (Figure 1-4). Nous notons que la fréquence d oscillation augmente de façon significative, décalant le spectre des émissions vers des fréquences toujours plus élevées.

35 2- Origine des émissions parasites GHz 180ps 60ps 19.4GHz 17ps 51ps (a) 65nm 12.7GHz 78ps 26ps ( b ) 0.12 µ m (c) 0.25 µ m 1-4.a : Simulation temporelle de l oscillateur en anneaux Délai en ps Fréquence en GHz ,25 0,18 0,12 0,09 0,065 Lithographie en µm 1-4.b : Délai minimum de l inverseur 0,25 0,18 0,12 0,09 0,065 Lithographie en µm 1-4.c : Fréquence de fonctionnement maximale de l inverseur Figure : Simulations d un oscillateur en anneaux pour différentes technologies CMOS 2. ORIGINE DES EMISSIONS PARASITES Les émissions parasites dans les circuits logiques proviennent en grande partie de la commutation des transistors. Dans cette partie, après avoir présenté le rôle majeur des circuits intégrés dans les émissions électromagnétiques, nous faisons un bref rappel sur le fonctionnement des transistors MOS et sur l origine des pics de courant générés au moment de la commutation des portes logiques. Nous prenons comme exemple l inverseur, car il constitue la porte logique de base dans les circuits logiques. Les différents vecteurs de propagation du bruit et les conséquences des émissions électromagnétiques sur le circuit lui-même et sur son environnement, sont ensuite présentés. 2.1 Définitions Rôle du circuit intégré dans l émission électromagnétique Les circuits intégrés jouent un rôle prépondérant dans la compatibilité électromagnétique d un système électronique. En effet, ils sont souvent la source de bruit qui génère des interférences dans une application. Ils convertissent leurs tensions continues d alimentation (tensions DC) en des courants et tensions en haute fréquence qui sont responsables des émissions et couplages parasites.

36 12 Chapitre 1 : Emissions parasites dans les circuits intégrés Les victimes des interférences électromagnétiques sont également, dans la plupart des cas, des circuits intégrés. Leurs susceptibilités aux perturbations peuvent aller d une erreur de fonctionnement jusqu à la destruction du système. Bien que les circuits intégrés soient généralement à la fois les sources et les victimes des problèmes d interférence électromagnétique, les recherches sur les problèmes de compatibilité électromagnétique et leurs résolutions se sont concentrées sur l environnement externe du boîtier (carte d application, câble, blindage ) et non sur le circuit lui-même. Jusqu à récemment, la compatibilité électromagnétique ne jouait qu un rôle mineur dans les phases de conception d un circuit intégré. Les problèmes de compatibilité électromagnétiques associés à un circuit intégré sont généralement classés en deux catégories. La première regroupe tous les problèmes de bruit internes au circuit, également appelé auto-susceptibilité du circuit, et la seconde toutes les interférences avec l extérieur (Figure 1-5). L autosusceptibilité résulte de la perturbation d un bloc du circuit due au bruit de fonctionnement d un autre bloc de ce même circuit. Nous verrons dans les parties 3 et 4 les différents vecteurs de propagations du bruit et les conséquences des perturbations dans un circuit intégré. Les interférences électromagnétiques externes découlent de la propagation du bruit interne d un circuit vers des circuits environnant. Sources de bruit Emetteur RF Mémoire Bus de contrôle CPU Blocs sensibles DSP Convertisseurs ADC-DAC Test 1-5.a : Auto-susceptibilité d un circuit intégré Emission conduite Source des émissions 1-5.b : Interférences électromagnétiques externes Figure : Perturbations électromagnétiques liées à un circuit intégré Il existe deux types d émissions électromagnétiques : Emission rayonnée les émissions en mode conduit lorsque le bruit se propage via un conducteur, par exemple le réseau d alimentation de la carte d application, les émissions rayonnées lorsque le bruit se propage sous forme de champ électromagnétique dans l air.

37 2- Origine des émissions parasites 13 Nous détaillons dans les paragraphes suivants ces deux types d émissions Emissions conduites Les émissions conduites peuvent provenir de différents phénomènes. Le plus évident est sans doute le couplage entre deux interconnexions dans un boîtier (partie 3.2). Un fil où transite un signal rapide peut se coupler avec un autre fil véhiculant un signal plus lent. Le fil agresseur génère alors du bruit conduit dans le fil victime. Le bruit de commutation est une autre source d émission conduite qui peut entraîner d importantes variations de la tension d alimentation du circuit, comme nous le verrons dans la partie 2.4. La Figure 1-6 montre la répartition du champ magnétique, mesuré à 100MHz, d un circuit intégré dont l horloge fonctionne également à 100MHz. Les champs magnétiques les plus importants se trouvent juste au dessus des alimentations où les courants sont les plus importants. Les courants en haute fréquence se propagent donc à travers tout le système via le réseau d alimentation si rien n est mis en place pour les réduire. De plus, les fils du boîtier où circulent ces forts courants seront des sources évidentes d émissions rayonnées. limite du boîtier limite du silicium alimentation Figure : Champ magnétique Hz d un circuit intégré à 100MHz Emissions rayonnées La circulation de courant ainsi que la variation des tensions génèrent des champs électromagnétiques. En effet, la circulation d un courant i dans une boucle conductrice crée un champ magnétique qui est transmis à son environnement (Figure 1-7.a). Dans le cas des circuits intégrés, ce sont les interconnexions qui forment la boucle émettrice. De façon similaire, la variation d une différence de potentiel v crée un champ électrique qui est transmis au travers d'antenne (Figure 1-7.b). Là encore, ce sont les interconnexions qui jouent le rôle d'antenne.

38 14 Chapitre 1 : Emissions parasites dans les circuits intégrés B i E v 1-7.a : Champ magnétique 1-7.b : Champ électrique Figure : Génération des champs magnétique et électrique La réception des ondes électromagnétiques se déroule comme pour l émission. Un champ magnétique génère par couplage un courant i dans une boucle conductrice. Un champ électrique crée par couplage une variation de potentiel v dans une antenne. Un rappel sur les principes de la théorie de l électromagnétisme est présenté en annexe A. 2.2 Transistor MOS Par simplification, le fonctionnement d un transistor MOS est comparable à celui d un interrupteur comme le montre la Figure 1-8. L ouverture ou la fermeture de la circulation du courant entre le drain et la source est contrôlée par un troisième port, appelé grille. En technologie CMOS, il existe deux types de transistors MOS : le transistor MOS à canal N (ou NMOS) et le transistor MOS à canal P (ou PMOS). La grille du transistor NMOS doit être à la valeur logique 1 (c est-à-dire à la tension d alimentation VDD) pour être passant. A l inverse, la grille du transistor PMOS doit être à la valeur logique 0 (c est-à-dire à la masse GND) pour être passant. Quand le transistor MOS est passant, le chemin drain-source est équivalent à une résistance de quelques dizaines à plusieurs centaines d ohms suivant la taille du transistor. Lorsque le transistor est coupé, la résistance drain-source équivalente est considérée comme infinie ; en réalité, elle est de l ordre de plusieurs millions d ohms. NMOS Source PMOS Drain v gs Grille Grille à 0 Grille à 1 Substrat Grille I ds V ds Substrat I ds V ds s d s d Drain v gs Ron N Roff N Grille à 1 Grille à 0 d s s d Source Roff P Ron P Figure : Symboles électriques et schémas équivalent des transistors MOS Le transistor MOS est caractérisé par son courant drain-source Ids en fonction de la tension drain-source Vds et de la tension grille-source Vgs. Nous distinguons quatre zones de fonctionnement différentes : région

39 2- Origine des émissions parasites 15 bloquée, région linéaire, région saturée et région d avalanche (Figure 1-9, [1-4]-[1-5]). A partir des transistors élémentaires, il est possible de combiner plusieurs de ces composants pour recréer les fonctions logiques de base (AND, NAND, OR, NOR, XOR ). La réalisation d'un niveau logique 1 est confiée à un transistor PMOS, tandis que celle d'un niveau logique 0 est effectuée par un transistor NMOS, du fait de la capacité de chacun à mieux conduire autour de VDD ou de GND. I ds Région bloquée V TH Région linéaire V ds augmente 1-9.a : Ids en fonction de Vgs V gs I ds Région linéaire Figure : Caractéristiques statiques du transistor MOS Vgs1-VTH Vgs2-VTH Vgs3-VTH Région saturée V gs3 V gs2 V gs1 1-9.b : Ids en fonction de Vds V gs augmente Région d avalanche La technologie CMOS est actuellement la technologie dominante du marché. Son principal intérêt par rapport à d'autres technologies comme le bipolaire est une consommation d'énergie remarquablement faible. En fait, les circuits CMOS ont un courant statique (quand ils sont au repos) pratiquement négligeable. 2.3 Commutation de l inverseur CMOS Fonctionnement de l'inverseur L inverseur est le composant élémentaire des circuits logiques CMOS. La Figure 1-10 représente un inverseur avec les différentes tensions et courants associés ainsi que sa réponse temporelle. Ve entrée Vgp Vgn VDD Ip In Vp Vn PMOS sortie NMOS Vs sortie entrée V ds GND 1-10.a : Constitution d une porte inverseuse 1-10.b : Réponse temporelle d un inverseur Figure : Fonctionnement de l inverseur CMOS

40 16 Chapitre 1 : Emissions parasites dans les circuits intégrés La Figure 1-11 représente la caractéristique de transfert de l inverseur ainsi que les différents états des transistors. sortie A Vth(n) Réponse I(V) de l inverseur B C Vdd/2 D Vdd-Vth(p) E entrée Figure : Caractéristique de transfert de l inverseur La commutation de l inverseur suit les étapes suivantes : A N bloqué, P linéaire, niveau haut B N saturé, P linéaire, C N saturé, P saturé, D E N linéaire, P saturé, N linéaire, P bloqué niveau bas 1. Si l entrée est au niveau logique 0 (état A), le transistor NMOS est bloqué (Vgn=0V et Vn=VDD), tandis que le transistor PMOS est passant (Vgp=VDD et Vp=0V). La tension VDD appliquée sur la source du PMOS est donc transmise sur la sortie de l'inverseur créant ainsi un 1 logique. 2. Lorsque l entrée passe au niveau logique 1, Vgn=VDD et Vgp=0V. Le NMOS passe à l état saturé ; Vn diminue légèrement alors que In augmente brusquement (états B-C-D). 3. Vn et In diminue jusqu à 0 en suivant la caractéristique du NMOS. Le transistor PMOS est bloqué (Vgp=0V et Vp=VDD) tandis que le transistor NMOS conduit (Vgn=VDD et Vn=0V). La source du NMOS étant connectée à la masse, la sortie est donc à l'état logique 0. L inverseur atteint alors un état stable (état E). 4. Lorsque l entrée repasse au niveau logique 0, Vgn=0V et Vgp=VDD. Le PMOS passe à l état saturé ; Vp diminue légèrement alors que Ip augmente brusquement (états D-C-B). 5. Vp et Ip diminue jusqu à 0V en suivant la caractéristique du PMOS. L inverseur revient à son état initial ; la sortie atteint le niveau logique 1 (état A). La Figure 1-12 représente la variation des courants Ip et In sur les courbes I(V) de l inverseur.

41 2- Origine des émissions parasites 17 Courants Ip In 2 Vgp augmente Vp Vdd 3 4 PMOS 5 NMOS Vdd 2 Avec Vn + Vp = Vdd le temps t et Vgn + Vgp = Vdd t 4 5 Vn Vgn augmente Figure : Courbes de courant lors de la commutation des transistors N et PMOS [1-6] La comparaison des courbes I(V) montre une différence de niveau entre les courants drainés par le NMOS et le PMOS, due à la différence de mobilité entre les porteurs du canal du NMOS (électrons plus rapides) et ceux du PMOS (trous plus lents) Courant transitant dans l inverseur Comme nous l avons vu dans le paragraphe précédent, en régime établi (états 1 et 3 sur la Figure 1-12), la consommation en courant de l inverseur est quasi nulle ; il n y a pas de chemin de conduction direct entre VDD et GND. Par contre, lors de sa commutation (Figure 1-13), l inverseur génère un pic de courant, les transistors NMOS et PMOS passant un instant en régime saturé. entrée VDD GND sortie : charge de 0 à 1 Ip Cload 1-13.a : Courant dans l inverseur pour un front de tension descendant Le pic de courant a pour origine : entrée Figure : Courant circulant dans l inverseur VDD GND sortie : décharge de 1 à 0 In Cload 1-13.b : Courant dans l inverseur pour un front de tension montant le courant de court-circuit. Le courant de court-circuit (inévitable lorsque l entrée commute) dure très peu de temps, typiquement quelques picosecondes. Il est dû à la conduction simultanée des transistors NMOS et PMOS.

42 18 Chapitre 1 : Emissions parasites dans les circuits intégrés le courant de charge ou décharge de la capacité de sortie. La contribution sur la consommation du courant de charge ou décharge de la capacité de sortie est beaucoup plus importante que le courant de court-circuit (Figure 1-14.a). La capacité de sortie représente la charge équivalente due au couplage capacitif des interconnexions métalliques et aux capacités de grille des portes logiques suivantes. Dans les paragraphes suivants, nous étudions successivement différents paramètres qui interviennent dans la forme du pic de courant : capacité de sortie, pente du signal d entrée et tension d alimentation (voir la partie 3.1.1). a. Influence de la capacité de sortie L influence de la charge dans les circuits intégrés CMOS a été étudiée par A. Vaidyanath [1-7]. Au-delà d une certaine valeur de la capacité, le courant maximum n augmente plus avec la charge, car il est limité par le courant de saturation pour VGS=VDD-VTN. La Figure 1-14.b montre bien cet effet. Dans notre exemple, pour une charge au-delà de 500fF, l amplitude du pic de courant stagne, mais il s étale beaucoup plus dans le temps. Par contre, le front montant du pic de courant est toujours identique, démontrant bien qu il ne dépend pas de la charge. courant de court-circuit courant de décharge 1-14.a : Forme temporelle de la consommation de courant d un inverseur 50fF 100fF 200fF Figure : Pic de courant généré par r la commutation d un inverseur (Wn=1µm b. Influence de la pente du signal d entrée 500fF 1pF 1-14.b : Courant I(GND) d un inverseur pour différentes capacités de sortie (de 50fF à 1pF) µm,, Wp=2µm µm,, Ln=Lp=0.1µm µm) La Figure 1-15 montre l influence de la pente du signal d entrée sur les pics de courant. Nous constatons que, pour une charge donnée, plus la transition sur le signal d entrée est courte, plus le pic de courant est important. Si nous considérons que VGS est une rampe linéaire de type at+b pendant la commutation, l augmentation du pic de courant en fonction de la pente du signal d entrée suit une loi en t 2. En effet, le courant de saturation à travers le NMOS est donné par : I n K = ( V 2 GS V TN 2 ) pour V DS > V GS V TN Eq. (1.1)

43 2- Origine des émissions parasites 19 où K=µNCOX(W/L) est la transconductance et VTN la tension de seuil pour le transistor NMOS. Figure : Courant circulant dans un inverseur (Wn=1µm, Wp=2µm µm,, Ln=Lp=0.1µm µm) ) chargé par une capacité Cload=100fF pour différents temps de montée e (de 30ps à 220ps) ) sur le signal d entrée 2.4 Bruit de commutation dans les circuits intégrés CMOS Courant consommé par un circuit intégré CMOS Bien que le courant de charge/décharge d une porte logique soit faible, de l ordre de quelques dizaines de microampères, le courant total consommé par un circuit intégré complexe peut être très important. Prenons un exemple : Un microprocesseur peut contenir 100 millions de transistors, soit environ 20 millions de portes. A chaque cycle, environ 1% de ces portes commutent. Les fréquences d horloge atteignent 1GHz (temps de cycle 1ns) avec une tension d'alimentation Vdd = 1V. La capacité de sortie d une porte, représentant la capacité due aux interconnexions et à la capacité entre la grille et le substrat des portes suivantes, atteint typiquement 100fF. Au total, le courant résultant de l'activité de commutation vaut : I = (portes actives) *(Csortie*Vdd) / dt = (1%* ) * (100fF*1V) / 1ns = 20 A

44 20 Chapitre 1 : Emissions parasites dans les circuits intégrés Par contre, le courant de repos dû aux fuites des transistors est très faible. Une mémoire statique SRAM en technologie CMOS laisse fuir quelques dizaines de microampères au repos. Ainsi, un circuit intégré en technologie CMOS génère des pics de courant très importants mais pendant des durées très courtes Du courant consommé à l émission parasite a. Estimation du bruit Pour le moment, nous avons considéré que les alimentations étaient parfaites ; elles ont une tension constante et débitent autant de courant que nécessaire. Bien évidemment, en réalité, les alimentations sont situées à l extérieur du circuit intégré et ne peuvent pas fournir instantanément les charges nécessaires comme dans le cas d une alimentation idéale. L ensemble des interconnexions entre le cœur du circuit intégré et la carte électronique peut être modélisé par une inductance avec une capacité en parallèle (Figure 1-16, [1-8]). Nous considérons que les résistances parasites sont prises en compte dans le modèle des inductances. Pour les broches d alimentation, où les tensions sont quasi-constantes, l inductance est l élément prédominant 1. Ainsi, dans les circuits intégrés CMOS, les pics de courant dus à la commutation des portes logiques, produisent à travers les inductances, des fluctuations internes sur les tensions GND et VDD. Ce type de bruit est appelé bruit de commutation ou simultaneous switching noise (SSN). Les entrées/sorties (E/S) constituent une source importante de bruit sur l alimentation, car elles doivent pouvoir fournir un courant important aux charges extérieures. Si nous ignorons les effets résistifs, le bruit Vn, généré sur l alimentation par n E/S en commutation sur l alimentation, est : V n L n ef di dt = Eq. (1-2) où Lef est l inductance équivalente de l alimentation et di/dt la pente du pic de courant généré par la commutation d une E/S (Figure 1-16.b, [1-9]). Cette expression surestime le bruit comme le démontre R. Senthinathan [1-10], mais elle indique bien que le bruit sur la tension d alimentation augmente en fonction du pic de courant généré par la commutation simultanée des transistors, du nombre d E/S et de l inductance des rails d alimentation et du boîtier. Comme nous le verrons dans la partie 3.2.2, ce dernier paramètre dépend surtout du choix du boîtier, de la position des broches d alimentation et de leurs nombres. 1 Pour de très gros circuits don t les pics de courants atteignent quelques ampères, la résistance de la grille d alimentation peut causer des problèmes de chutes de tension. Dans ce cas, il faut faire une étude précise de la résistivité du réseau d alimentation.

45 2- Origine des émissions parasites 21 Boîtier Broche Lead frame L lead+bonding L interconnexions VDD Silicium VDD Circuit Fil de bonding 1-16.a : Schéma simplifié d un boîtier 1-16.b : Schéma électrique équivalent des alimentations d un circuit intégré Figure : Schéma d un circuit intégré montrant les différentes parties inductives D après Eq. (1-1), l amplitude du pic de courant suit une loi en t 2. Or, d après Eq. (1-2), le bruit est proportionnel à di/dt. Par conséquent, le bruit suit une loi linéaire en fonction du temps lors de la commutation d une porte logique. Nous rappelons que ceci est vrai si le transistor est saturé et que nous supposons que le signal d entrée suit une loi linéaire pendant la commutation. b. Exemple La Figure 1-17 montre le schéma d un circuit constitué de 20 inverseurs en parallèle. Par rapport aux exemples précédents sur l inverseur seul (partie 2.4.1), la prise en compte des inductances permet d étudier en plus le bruit généré sur les tensions d alimentations à l intérieur du boîtier (VDDI et GNDI). Les capacités Cn et Cp représentent l ensemble des capacités parasites vu par la sortie des inverseurs : capacité de grille des portes logiques suivantes, couplages capacitifs entre les interconnexions et le substrat ou un caisson polarisé de type N (caisson NWELL). A chaque commutation, une partie des capacités de sorties se charge pendant que l autre partie se décharge. Comme nous l avons déjà vu pour l inverseur, ceci produit un pic de courant dont l'amplitude et la durée dépendent de la pente du signal en entrée, de la charge en sortie et du nombre de portes logiques commutant simultanément. Cette variation de courant crée alors des oscillations sur l alimentation (Figure 1-18). L VDD I(vdd) entrée VDD I(gnd) L VSS vddi 2/0.09 Cp sortie 1/0.09 Cn gndi *20 Figure : Schéma équivalent d un circuit constitué de 20 inverseurs CMOS en parallèle, LVDD L VDD=L =LGND GND=1nH

46 22 Chapitre 1 : Emissions parasites dans les circuits intégrés C Load=20fF V(OUT) 50fF 100fF 500fF V(IN) I(LGND) 500fF 100fF 50fF C Load=20fF V(VDDI) C Load augmente V(GNDI) C Load augmente Figure : Simulation des courants et tensions internes pour Cn=Cp de 20fF à 500fF. Le nom des courbes correspond aux nœuds de la Figure D après les résultats de cette simulation, nous retrouvons que plus la capacité de sortie est importante, plus le pic de courant augmente. D autre part, nous observons que plus la capacité de sortie augmente, plus la fréquence d oscillation diminue. Ceci se vérifie par l équation Eq. (1-3). Le signal oscillatoire observé sur les alimentations est de type sinusoïdal amorti K*e -αt sin(ωt). Le coefficient α correspond à l atténuation introduite par les résistances placées en série sur les rails d alimentations. En calculant la transformée de Fourier (FFT) de la tension VDDI (Figure 1-19.a), nous trouvons que la fréquence de résonance (première harmonique du spectre) est de 15.3GHz lorsque les capacités Cn et Cp valent 20fF. Un rappel sur la transformée de Fourier est donné en annexe A.

47 2- Origine des émissions parasites a : Transformée de Fourier de la tension VDDI pour Cn=Cp=20fF 1-19.b : Impédance d entrée entre VDD et GND Figure : Simulation fréquentielle des 20 inverseurs en parallèle Cherchons à retrouver par le calcul la fréquence de résonance. L oscillation du signal est liée aux inductances du circuit (LVDD, LGND) et à la capacité équivalente entre VDD et GND et vaut : f r ω r 1 = = = 2π 2π LC 2π ( L VDD 1 + L GND ) C eq Eq. (1-3) La valeur de la capacité Ceq peut être déduite de la simulation AC de l impédance équivalente du circuit de la Figure 1-17 entre les bornes de l alimentation (Figure 1-19.b) : C 1 eq = = G( fr) *2π * f r ff Eq. (1-4) Nous en déduisons la valeur de la fréquence de résonance égale à 15.28GHz, qui correspond bien à la fréquence simulée et retrouvée à l aide de la transformée de Fourier. 2.5 Sources d émissions électromagnétiques Toute cellule fonctionnant avec des transistors en commutation est susceptible de générer des phénomènes parasites indésirables, appelés émissions électromagnétiques (EME). Dans un circuit intégré, certains blocs, comme l arbre d horloge, les E/S ou les blocs digitaux, génèrent la majeure partie du bruit. L arbre d horloge est souvent considéré comme la principale source de bruit [1-11]. Il est utilisé dans les circuits digitaux pour optimiser la synchronisation des fronts de l horloge. En effet, à cause des différences de longueurs d interconnexion et de charges sur les chemins d horloge, il est impératif d avoir une structure symétrique, composée de buffers, pour avoir une horloge synchrone sur tous les blocs digitaux (Figure 1-20.a). De ce fait, à chaque front actif de l horloge, un grand nombre de portes logiques commutent en même temps. La mesure des émissions d un microcontrôleur confirme que c est à la fréquence de l horloge et de ses harmoniques que les émissions électromagnétiques sont les plus importantes (Figure 1-20.b).

48 24 Chapitre 1 : Emissions parasites dans les circuits intégrés Fréquence de l horloge Harmoniques de l horloge 1-20.a : Structure de l arbre d horloge 1-20.b : Spectre des émissions d un microcontrôleur Figure : Emission de l arbre d horloge Composés de plusieurs milliers de portes logiques, les coeurs digitaux constituent une autre source importante d émission électromagnétique. Comme nous l avons vu dans le paragraphe précédent, la commutation d un cœur logique peut générer des pics de courant de plusieurs ampères qui durent moins d une nanoseconde. Les E/S sont également des sources très importantes de bruit. En effet, plus la charge en sortie et la fréquence de fonctionnement sont grandes, plus les buffers utilisés dans les E/S doivent être gros et plus ils créent des perturbations sur les alimentations. Le bruit généré par les E/S est devenu tel, que depuis la technologie en 0.18µm, les E/S peuvent avoir leurs alimentations dédiées pour ne pas perturber le reste du circuit (voir la partie 3.1). Les blocs analogiques sont en général moins bruyants que les blocs digitaux. Il existe tout de même quelques blocs analogiques, fonctionnant à hautes fréquences, ayant un spectre élevé en émission, tels que les oscillateurs, les oscillateurs contrôlés en tension (VCO), les amplificateurs de puissance 3. PROPAGATION DU BRUIT Une fois générées, les perturbations électromagnétiques se propagent à travers les réseaux d alimentation pour les émissions conduites et dans l air pour les émissions rayonnées. En plus de ces chemins classiques, la miniaturisation des technologies a entraîné une série d effets parasites, de plus en plus mal tolérés, constituant de nouveaux vecteurs de propagation du bruit. Parmi les effets parasites les plus significatifs se trouvent le couplage inductif ou capacitif entre les interconnexions et la transmission du bruit par le substrat.

49 3- Propagation du bruit Distribution des alimentations Evolution des tensions d alimentation Les tensions d alimentations des circuits intégrés n'ont pas diminué au même rythme que la réduction de la taille des transistors pour deux raisons : d une part, plus la tension de seuil VTH des transistors diminue, plus le courant de fuite augmente ; d autre part, les niveaux de tensions sont standardisés pour assurer la compatibilité entre circuits ou systèmes interconnectés. Malheureusement, des tensions surdimensionnées par rapport à la technologie augmentent la vitesse des circuits, mais accroissent leurs émissions. De plus, cela pose également des problèmes de fiabilité car les transistors supportant une tension élevée doivent avoir leur oxyde de grille plus épais pour éviter de claquer ou d'avoir un vieillissement prématuré. Pour remédier à tous ces problèmes, les signaux externes sont ramenés à la tension nominale de la technologie (c est-à-dire la tension de cœur) au niveau des E/S des circuits intégrés (Figure 1-21). 5.0 Tension (V ) Tension des E/S Tension de coeur 0.5µm 0.35µm 0.18µm 0.12µm 90nm 65nm Technologie Figure : Evolution de la tension d alimentation des entrées/sorties (E/S) ) et des blocs de coeur La Figure 1-22 montre la simulation d un inverseur pour différentes tensions d alimentation. Pour ne pas fausser la comparaison, la pente du signal d entrée V(IN) est constante 2. Il apparaît clairement que la diminution de la tension permet de réduire la consommation de courant. Mais, cela entraîne également une augmentation de la durée des commutations. Cet inconvénient est largement compensé par la réduction des technologies qui permet une commutation plus rapide des transistors (partie 1, Figure 1-4). 2 Cette simulation ne prend pas en compte le fait que, dans la réalité, les transistors claqueraient au-delà d un certain niveau de tension du signal d entrée.

50 26 Chapitre 1 : Emissions parasites dans les circuits intégrés V(IN_3V3) V(OUT_3V3) V(IN_2V5) V(OUT_2V5) I(VVDD_1V0) V(IN_1V8) V(OUT_1V8) I(VVDD_1V2) V(IN_1V2) V(OUT_1V2) I(VVDD_1V8) V(IN_1V0) V(OUT_1V0) I(VVDD_2V5) I(VVDD_3V3) 1-22.a : Réponse temporelle 1-22.b : Courant consommé Figure : Simulation d un inverseur (Wn=1µm µm,, Wp=2µm µm,, Ln=Lp=0.1µm µm), chargé par une capacité Cload=20fF, pour différentes tensions d alimentation (VDD varie de 1V à 3.3V ) Propagation du bruit à travers les alimentations Nous avons vu que la commutation des portes logiques dans un circuit intégré génère des fluctuations des tensions d alimentation interne. Ceci n'est pas sans conséquences sur les signaux. En effet, le niveau de tension sur la sortie d une porte logique reflète les variations des tensions d alimentation. Lorsque la sortie est au niveau logique 1, le bruit sur VDD se retrouve sur la sortie. De même, lorsque la sortie est au niveau logique 0, le bruit sur GND est propagé sur la sortie. La Figure 1-23 montre l impact du bruit sur l alimentation sur la sortie d un inverseur. VDDI GNDI C load 1-23.a : Schéma électrique b : Réponse temporelle Figure : Simulation d un inverseur dont l alimentation est bruitée 3.2 Interconnexion et couplage Face à une intégration de plus en plus dense dans les circuits intégrés, le problème des interconnexions est devenu un des points cruciaux du fonctionnement des systèmes intégrés. Essentielles pour les liaisons entre les transistors, les interconnexions ont vu leur nombre suivre l augmentation du nombre de transistors [1-12].

51 3- Propagation du bruit Couplage Le couplage entre deux éléments d un circuit intégré peut provenir de trois types d éléments parasites : résistance R, capacité Cc ou Cs ou inductance L (Figure 1-24). Quand le couplage est inductif, le bruit est causé par une variation de courant di/dt, Eq. (1-2). Quand le couplage est capacitif, le bruit est causé par une variation de tension des signaux dv/dt comme le montre la relation suivante : dv I C dt = Eq. (1-5) R L C S C C Figure : Eléments parasites entre deux pistes de métal Du fait de la diminution des technologies, les couplages résistifs, correspondant à la résistance des interconnexions, sont de plus en plus nombreux. En effet, la réduction des distances entre les transistors entraîne une plus faible atténuation des perturbations. Le couplage capacitif, habituellement appelé couplage diaphonique ou crosstalk est dû aux capacités parasites entre interconnexions. La diminution des distances entre les éléments du circuit conduit à de plus grandes capacités parasites, et donc plus de bruit. Un changement d état dans une des interconnexions génère un pic de courant qui se propage dans la capacité. Un pic de tension apparaît alors sur le fil victime (Figure 1-25). L augmentation de la fréquence de fonctionnement des circuits crée des phénomènes transitoires plus rapides, donc des couplages capacitifs plus importants. Les travaux de S. Delmas [1-4] et F. Caignet [1-12] ont étudié en détail les conséquences du couplage diaphonique comme le délai induit ou le retard de commutation. Enfin le couplage inductif provient surtout des boîtiers comme nous le verrons dans le paragraphe suivant. Potentiel fixe K Bruit de couplage R L C S Coupable Victime Figure : Configuration sensible au couplage diaphonique

52 28 Chapitre 1 : Emissions parasites dans les circuits intégrés Impact des boîtiers Les broches du boîtier peuvent être décomposées en deux parties distinctes (Figure 1-26.a). La première, appelée lead, est connectée d'un côté au circuit imprimé, et de l autre au bonding. Le bonding est un fil, généralement en or ou en aluminium, qui relie les pads du circuit intégré aux leads du boîtier. Du fait de l inductance importante des leads et des bondings par rapport aux rails du circuit intégré (Figure 1-26.b), les boîtiers constituent une source importante de bruit dû au couplage inductif a : Vue en coupe d'un boîtier BGA (Ball Grid Array) lead L=0.6nH/mm bonding L=1nH/mm rail L=0.2nH/mm 1-26.b : Valeurs indicatives des inductances Figure : Origine des inductances parasites dans un boîtier L augmentation des E/S (Tableau 1-1) oblige à avoir des dimensions de boîtiers plus grandes, avec toujours plus de plots. Il a donc fallu développer de nouveaux boîtiers (BGA, FBGA ) afin que la valeur des inductances diminue même si la taille des circuits augmente. Pour réussir cela, les broches des circuits sont placées sous le boîtier et non plus en périphérie, réduisant la taille des leads. Dans le Tableau 1-3, nous présentons différents types de boîtiers ainsi qu un ordre de grandeur de leurs inductances. La valeur de l inductance peut fortement varier au sein du même boîtier entre le lead le plus court et le lead le plus long. Les boîtiers QFP ont une longueur de lead assez homogène. Par contre, les boîtiers de types BGA ont des valeurs d inductance très dispersées selon l emplacement de la bille. Tableau : Caractéristiques de différents types de boîtiers [ ] Boîtier Nombre de broches Inductance Dual in line (DIL) nH Shrink dual in line (SDIL) nH Small outline package (SOP) nH

53 3- Propagation du bruit 29 Boîtier Nombre de broches Inductance Quad flat package (QFP) nH Ball garid array (BGA) nH Fine pitch ball grid array (FBGA)) nH Mold chip scale package (MCSP) nH Reprenons l exemple du paragraphe b en faisant varier la valeur de l inductance. La Figure 1-27 montre les résultats de simulation en temporel et en fréquentiel. Nous constatons que plus l inductance est faible, plus la fréquence de résonance est repoussée en haute fréquence et plus l amplitude du bruit diminue. Amplitude en dbµv FFT(OUT)_15nH FFT(OUT)_10nH 1-27.a : Réponse de 20 inverseurs en parallèle pour trois valeurs d inductances de boîtier 1-27.b : Transformée de Fourier Figure : Impact de l inductance l du boîtier sur l intégrité des signaux 3.3 Couplage par le substrat FFT(OUT)_3nH Il est souvent considéré que le substrat, du fait de sa résistivité importante, fournit une isolation satisfaisante entre les blocs d un circuit intégré. Pourtant, il existe différents phénomènes à l aide desquels des blocs bruyants peuvent injecter du bruit dans le substrat, se propager vers d autres blocs plus sensibles et venir les perturber. La Figure 1-28 montre les principaux mécanismes d injection et de réception du bruit, que nous allons détailler par la suite.

54 30 Chapitre 1 : Emissions parasites dans les circuits intégrés Masse digitale Signal digital Noeud sensible Masse analogique Capacité métal Polarisation du substrat Capacité de jonction Substrat Figure : Mécanismes d injection et de réception du bruit dans le substrat [1-9] Injection du bruit dans le substrat Polarisation du substrat Les principaux mécanismes d injections de bruit dans le substrat sont le couplage capacitif entre le substrat et divers éléments du circuit (jonctions, interconnexions, caissons ), le courant d ionisation par impact et la polarisation du substrat par une alimentation bruitée (Figure 1-28). Le couplage capacitif apparaît dès lors qu il y a une jonction PN entre un composant actif (diode, transistor ) et le substrat ou un puits. Etant donné que le substrat et les puits sont à des tensions constantes, le courant se propagera via la capacité dans le substrat ou les puits lorsque le composant commutera. Le courant injecté est proportionnel à la vitesse de transition et à la surface de la capacité. De ce fait, le couplage capacitif est surtout important dans les blocs digitaux fonctionnant à des fréquences élevées, ainsi qu au niveau des gros buffers, dans les E/S par exemple. L injection de bruit à l intérieur d un puits (transistor PMOS dans un puits NWELL) est moins gênante si le composant sensible est situé dans un puits différent. Le couplage capacitif existe également entre le substrat et les interconnexions, en particulier celles faites avec le premier niveau de métal. Une autre source d injection du bruit est le courant d ionisation par impact. Lorsque les transistors sont saturés, il apparaît un champ électrique élevé entre le drain et la source des transistors. Une fraction de porteurs acquiert suffisamment d énergie pour devenir des porteurs chauds [1-14]. Pour les transistors NMOS, l impact des électrons sur le drain va libérer des trous qui vont se déplacer vers le substrat, générant ainsi un courant entre le drain et le substrat. Pour les transistors PMOS, le phénomène d ionisation est moindre du fait de la plus faible mobilité des trous. J. Briaire [1-15] montre que, dans le cas d un inverseur en technologie 0.25µm, le phénomène d impact par ionisation est prépondérant jusqu à 10MHz, alors que le couplage capacitif devient plus important pour des fréquences plus élevées. Comme nous l avons vu précédemment (paragraphe 3.1), les rails d alimentations des blocs digitaux sont souvent très bruités. Si ces alimentations servent également à polariser le substrat, le bruit se trouve alors directement injecté dans le substrat via les contacts. De plus, comme la polarisation du substrat est répartie sur

55 3- Propagation du bruit 31 toute la surface du circuit, le bruit peut être uniformément injecté dans le substrat. L'importance de ce phénomène est très variable selon les circuits, cela dépend comment l alimentation, qui polarise le substrat, est connectée Propagation du bruit dans le substrat Même si le substrat permet d atténuer plus ou moins le bruit, il constitue néanmoins un facteur limitant pour avoir une précision élevée dans les blocs analogiques. Il existe deux grands types de dopage du substrat : Le substrat P+, très dopé donc peu résistif (1 à 50mΩ.cm), a été développé pour éviter les phénomènes de latch-up 3. Ce substrat intègre sur la partie supérieure du silicium une couche épitaxiée, peu dopé (résistivité de 1 à 50Ω.cm), d une dizaine de microns d épaisseur. Le substrat P-, faiblement dopé donc très résistif (1 à 50Ω.cm), a été développé pour éviter que le bruit ne perturbe les blocs analogiques dans les circuits mixtes. La propagation du bruit dans le substrat dépend de beaucoup de paramètres : dopage du substrat, présence d anneaux de garde ou de caissons d isolation, fréquence du bruit, épaisseur du silicium [1-16]-[1-17] Quelques règles de base peuvent être utilisées en première approximation. Tout d abord, le potentiel d un substrat très dopé peut être considéré comme uniforme sur l ensemble d un circuit intégré, car la résistivité du substrat est très faible. S il y a une polarisation à la masse du substrat par la face opposée du circuit (contact dit backside ), le substrat est peu bruité car il est relié à un chemin de faible impédance vers la masse. Par contre, s il n y a pas de contact backside, le bruit se propage dans tout le substrat sans aucune atténuation, une fois qu il a traversé la couche épitaxiée. Pour un substrat peu dopé, le bruit diminue de manière linéaire avec la distance. Ainsi, plus les blocs sensibles sont éloignés des sources de bruit, moins ils seront perturbés Perturbation par le substrat Les phénomènes de perturbation dus au bruit propagé dans le substrat sont en partie les mêmes que ceux pour l injection du bruit, mais cette fois-ci en allant du substrat vers les composants. Ainsi, le couplage capacitif dû aux jonctions PN peut transmettre les variations de tension du substrat vers le drain ou la source des composants sensibles. De même, les alimentations des parties analogiques polarisant le substrat peuvent être bruité à travers les contacts de polarisation et venir perturber les blocs auxquels elles sont connectées. Enfin, il existe un dernier mécanisme de perturbation par le substrat, appelé body effect. En 3 Un phénomène de latch-up est un court-circuit ou une faible résistance entre deux alimentations, généré par des structures paraasites sur le silicium (transistors bipolaires le plus souvent). Pour éviter ce problème, un substrat peu résistif est utilisé pour favoriser une meilleure polarisation.

56 32 Chapitre 1 : Emissions parasites dans les circuits intégrés fait, la tension de seuil VT dépend de la tension Vbs entre la source et le substrat. Pour un transistor NMOS, cette relation est donnée par : VT = VT 0+ γ( 2ϕb V bs 2ϕb) Eq. (1-6) où γ représente la dépendance de la tension de seuil avec la tension de substrat et φb le potentiel de surface. Lorsque la tension du substrat Vbs varie à cause du bruit, la tension de seuil VT est modifié ainsi que le courant de drain Id et la tension de drain Vds. Les niveaux de réception dus au couplage capacitif et au body effect sont du même ordre de grandeur. 4. CONSEQUENCES DES EMISSIONS ELECTROMAGNETIQUES Les émissions électromagnétiques peuvent avoir de multiples conséquences sur les systèmes électroniques : de la simple erreur de fonctionnement jusqu à la destruction de l application. Au niveau des circuits intégrés, ces interférences n ont pas les mêmes répercussions dans les blocs numériques ou analogiques. Dans les circuits numériques, le bruit peut entraîner des erreurs de délai, de commutation des signaux ou d écriture dans un point mémoire. Dans les circuits analogiques, les émissions parasites provoquent des erreurs de résolution pour les convertisseurs, de jitter pour les boucles à verrouillage de phase ou pour les oscillateurs, de gain pour les amplificateurs 4.1 Effets du bruit de commutation dans les circuits intégrés Ce qui nous intéresse en premier lieu est l auto-susceptibilité du circuit, c est-à-dire son immunité vis-à-vis du bruit qu il génère. En effet, les blocs les plus proches des blocs bruyants sont ceux qui sont susceptibles d être le plus perturbé Circuits numériques a. Erreur de délai La modification des temps de transitions est due à la variation de courant causée par l augmentation ou la diminution de la tension grille - source des transistors suite au bruit sur les alimentations. Reprenons le circuit de la Figure 1-17, auquel nous ajoutons un inverseur dont nous étudions le temps de transition (Figure 1-29).

57 4- Conséquences des émissions électromagnétiques 33 L VDD vddi I(vdd) VDD entrée_1 2/0.09 Cp entrée_2 sortie_1 2/0.09 sortie_2 I(gnd) L VSS 1/0.09 Cn 1/0.09 gndi *20 Figure : Schéma utilisé pour simuler les effets du bruit de commutation sur le temps de transition d un inverseur La Figure 1-30 montre les résultats de simulation lorsque les deux générateurs commutent simultanément dans le même sens. Nous constatons que les temps de transition sont accélérés. Pour le temps de montée, il est passé de 68ps à 56ps, soit une diminution de 15%. De même, le temps de descente est passé de 58ps à 33ps, soit une diminution de 43%. Si au lieu de faire commuter les deux générateurs en phase nous les avions simulés en opposition de phase, les temps de transition auraient été ralentis. Cette étude sur le temps de transition d un inverseur montre bien les problèmes de délais qu engendrent les effets du bruit de commutation. Le bruit sur les alimentations n est que de 300mV crête à crête et pourtant les temps de commutations varient de plus de 40%. Figure : Résultats de simulation montrant les effets du bruit de commutation sur les temps de transition d un inverseur C Load

58 34 Chapitre 1 : Emissions parasites dans les circuits intégrés b. Changement d état logique Comme nous l avons vu au paragraphe 3.1.2, les perturbations des alimentations sont transmises sur la sortie des portes logiques. Ce bruit parasite peut donc provoquer un changement d état des portes suivantes si le niveau de bruit est supérieur au seuil de commutation [1-18]. c. Erreur sur les bascules ou les mémoires Une conséquence des deux effets précédents peut être la mémorisation d un niveau logique erroné dans une bascule ou une mémoire. En effet, les variations de délais peuvent provoquer des erreurs de temps d arrivée et de maintien des données en entrée des bascules. De plus, une commutation erronée de l horloge ou d un signal peut également entraîner des erreurs de mémoires. Il est bien évident que de telles erreurs pourraient mettre à mal le fonctionnement d un système Circuits analogiques Les dysfonctionnements dus au bruit dans les blocs analogiques sont multiples. En général, ils se traduisent par une baisse de performance : jitter plus grand, baisse de résolution, gain plus faible, baisse du rapport signal sur bruit, distorsion des signaux [1-19] Au contraire des circuits digitaux où l erreur est irréversible dans l exécution de la logique, les perturbations électromagnétiques sur les composants analogiques revêtent généralement un caractère temporaire. Une fois la perturbation disparue, le comportement du circuit redevient normal [1-20]. 4.2 Emissions des circuits intégrés vers leur environnement Perturbation entre circuits En plus de l auto-susceptibilité des circuits intégrés, le bruit peut également perturber un système situé à proximité à cause des émissions conduites ou rayonnées. Une fois la perturbation transmise à un autre composant les erreurs possibles sur le circuit victime sont du même type que dans le cas de l autosusceptibilité. Les niveaux de perturbations émis sont généralement de l'ordre du milliwatt. Mais du fait de la diversité des composants et l augmentation de leur fréquence d horloge, la bande de fréquence qu ils couvrent est très large et s agrandit au fil des générations de circuits. L apparition des boîtiers multi circuits, également appelé system in package (SiP) ou multi-chip module (MCM), risque aussi d augmenter les problèmes de perturbations entre les circuits du fait de la très faible distance entre les composants.

59 4- Conséquences des émissions électromagnétiques Normes CEM Quel que soit le domaine d application (téléphonie, automobile, aéronautique, médicale ), tout système électronique doit respecter des normes afin de garantir la sécurité des personnes et le bon fonctionnement des appareils. Concernant la compatibilité électromagnétique (CEM), ces normes définissent : les niveaux d émission à ne pas dépasser et les seuils d immunité à tenir. Ces normes visent à assurer la sécurité des personnes et des systèmes qui se trouvent dans l environnement du système. les méthodes de mesures en émission et susceptibilité des circuits intégrés. Le but est de spécifier des protocoles de mesure afin de pouvoir comparer les performances électromagnétiques de différents systèmes. On peut distinguer : les normes fondamentales (EN 550XX, EN 60555, EN 61000) qui donnent les informations générales sur les phénomènes perturbateurs et la description des techniques de mesures. les normes génériques (Tableau 1-4) qui font appel aux normes fondamentales en émission et en immunité, en indiquant les niveaux et limites des essais. Tableau : Normes génériques relatives à la CEM pour les équipements Norme générique pour Norme générique pour Applications l environnement résidentiel l environnement industriel Emission EN EN Immunité EN EN La directive européenne CEM 89/336/CEE établit que les composants 4 électroniques ne sont pas soumis aux différentes normes de protection. Par contre, les applications 5 qui utilisent ces composants doivent les respecter. De ce fait, les clients des fabricants de semi-conducteurs sont de plus en plus exigeants sur la compatibilité électromagnétique des circuits intégrés afin de garantir la compatibilité de leurs systèmes. Le Tableau 1-5 donne les différentes normes relatives aux méthodes de mesure des circuits intégrés. Les méthodes de mesures en émission (TEM, 1Ω et sonde de boucle) seront présentées plus en détail dans le chapitre 4. 4 Elément sans fonction intrinsèque, appelé à entrer dans la composition d un appareil et non destiné à un utilisateur final. 5 Produit fini pourvu d'une fonction intrinsèque, conçu pour un utilisateur final et destiné à être mis sur le marché en une seule entité commerciale,

60 36 Chapitre 1 : Emissions parasites dans les circuits intégrés Tableau : Normes et propositions de normes (en italique) relatives aux méthodes de mesure CEM des circuits intégrés Méthode de mesures Normes Immunité Emission 5. CONCLUSION Généralités et définitions IEC Emission rayonnée cellule TEM et GTEM (150kHz à 8GHz) IEC sonde de boucle (10kHz à 3GHz) IEC Emission conduite méthodes 1Ω et 150Ω IEC cage de Faraday (WFBC) IEC Emission des courants RF, sonde magnétique IEC Généralités et définitions IEC Susceptibilité par boucle de courant (BCI) IEC Susceptibilité conduite Direct power injection (DPI) IEC cage de Faraday (WFBC) IEC Dans ce chapitre, nous avons montré les conséquences de l évolution des technologies sur le niveau de bruit. A partir de la simulation d un inverseur dans plusieurs configurations, nous avons étudié l origine des émissions électromagnétiques ainsi que l influence de différents paramètres sur le niveau de bruit : pente du signal d entrée, capacité de charge en sortie, tension d alimentation et inductance des rails d alimentation et du boîtier. Les résultats de simulations montrent une augmentation en amplitude et en fréquences des émissions parasites, malgré la diminution de la tension d alimentation et des inductances de boîtiers. D autre part, la miniaturisation des technologies a multiplié les couplages parasites, augmentant la part de bruit se propageant à travers le circuit et vers son environnement. Dans les technologies avancées (120nm ou 90nm), le niveau de bruit sur les alimentations est de plus en plus proche des seuils de commutation. Il est donc impératif de maîtriser les phénomènes d émissions parasites pour éviter d avoir des dysfonctionnements des circuits dus au bruit.

61 6- Références REFERENCES [1-1] G. E. Moore, Cramming more components onto integrated circuits, Electronics, vol. 38, no. 8, Apr [1-2] International Technology Roadmap for Semiconductors, ITRS: 2003, [1-3] E. Sicard, Habilitation à diriger des recherches, Université Paul Sabatier, spécialité électronique, Toulouse, pp , 1999 [1-4] S. Delmas Ben Dhia, Une nouvelle méthodologie de caractérisation de l intégrité de signal en CMOS submicronique profond, thèse présentée à l INSA de Toulouse, Novembre 1998 [1-5] B. Razavi, Design of analog CMOS integrated circuits, McGraw-Hill Edition, chapter 2, ISBN , 2002 [1-6] S. Calvet, Contribution à la réduction de l émission parasite des micro-contrôleurs en CMOS sub-micronique, thèse présentée à l INSA de Toulouse, Chapitre 1, Mars 2003 [1-7] A. Vaidyanath, B. Thoroddsen, and J. L.Prince, Effect of CMOS driver loading conditions on simultaneous switching noise, IEEE Tr. On Components, Packaging, and Manufacturing Technology, part B, vol. 17, no. 4, pp , 1994 [1-8] R. Senthinathan, J.L. Prince, Simultaneous switching ground noise calculation for packaged CMOS devices, IEEE J. Solid-State Circuits, vol. 26, no. 11, pp , November 1991 [1-9] X. Aragonès, J.. Gonzales, A. Rubio, Analysis and solutions for switching noise coupling in mixed-signals ICs, Kluwer Academic Publisher, ISBN , 1999 [1-10] R. Senthinathan, J.L. Prince, Simultaneous switching noise of CMOS devices and systems, Kluwer Academic Publisher, 1994 [1-11] I. Blunno, F. Gregoretti, D. Peretto, L. M. Reyneri, Designing low electromagnetic emissions circuits through clock skew optimization, 9 th Int. Conf. on Cirucits and Systems, vol. 2, pp , Sept [1-12] F. Caignet, Mesure et modélisation prédictive des phénomènes parasites liés aux interconnexions dans les technologies CMOS, thèse présentée à l INSA de Toulouse, pp , Décembre 1999 [1-13] EMC of ICs, package models, cours en ligne, [1-14] J. E. Chung et al., Low-voltage hot electron currents and degradation in deep-submicrometer MOSFET s, IEEE Tran. Electron Devices, vol. 37, no. 7, pp , July 1990 [1-15] J. Briaire, K. S. Krisch, Principles of substrate crosstalk generation in CMOS circuits, IEEE Tr. On Computer- Aided Design of integrated circuits and systems, vol. 19, no. 6, pp , June 2000 [1-16] D. K. Su, M. J. Loinaz, S. Masui, B. A. Wooley, Experimental results and modeling techniques for substrate noise in mixed-signal integrated circuits, IEEE J. Solid-State Circuits, vol. 28, no. 4, pp , Apr [1-17] B. R. Stanisic, N. K. Verghese, R. A. Rutenbar, L. R. Carley, D. J. Allstot, Addressing substrate coupling in mixedmode IC s, IEEE Proceedings Circuits Devices & Systems, vol. 142, no. 3, pp , March 1994 [1-18] J. M. Zurada, Y. Sang Joo, S. V. Bell, Dynamic noise margins of MOS logic gates, Proceeding of ISCAS 89, pp , 1989

62 38 Chapitre 1 : Emissions parasites dans les circuits intégrés [1-19] J. Catrysse, Measured distorsion of the output-waveform of an integrated OPAMP due to substrate noise, IEEE Tran. On Electromagnetic Compatibility, vol. 37, no. 2, pp , May 1995 [1-20] S. Baffreau, Susceptibilté des micro-contrôleurs aux agressions électromagnétiques, thèse présentée à l INSA de Toulouse, chapitre 1, 2004

63 Chapitre 2 MODELISATION DES EMISSIONS D UN CIRCUIT INTEGRE Pour réduire les émissions parasites des circuits intégrés, il devient impératif de développer des modèles électriques pour prédire, dès la phase de conception, les niveaux de bruit du circuit. De plus, cela évitera de coûteuses corrections après l'envoi en fabrication. Pour cela, le concepteur d un circuit doit disposer d un modèle d émission afin de pouvoir évaluer l efficacité des méthodes de réductions de bruit qu il met en oeuvre. Une des difficultés des simulations en bruit d un circuit intégré est d avoir à la fois un modèle précis et rapide à simuler. D un côté les simulateurs SPICE donnent des résultats précis, mais demandent beaucoup de temps de calcul. D un autre côté, les outils de simulation au niveau portes logiques (par exemple HSIM de la société NASSDA) sont plus rapides, mais plus imprécis. Un bon compromis est d utiliser un simulateur SPICE (simulation au niveau transistor) pour les blocs critiques des circuits intégrés et un simulateur au niveau portes logiques pour les parties de commandes non critiques du point de vue du bruit. Pour répondre à cette demande, les éditeurs de logiciels proposent aujourd hui des outils permettant de mélanger plusieurs langages de description dans la même simulation (SPICE, VHDL, VHDL-AMS ). Dans le chapitre 1, nous avons montré que les alimentations des circuits intégrés étaient le vecteur de propagation du bruit le plus important. Il faut donc que le modèle d émission des circuits permette de représenter le plus fidèlement possible ces chemins ainsi que l activité en courant, conséquence de la commutation des transistors. Dans ce chapitre, nous présentons différents modèles d émission de circuit intégré (IBIS, IMIC, ICEM, LECCS). Leurs limitations, pour les objectifs que nous nous sommes fixés (modèles confidentiels le plus précis possible et rapide à simuler), nous conduiront à proposer un nouveau modèle d émission. 1. MODELES D EMISSION EXISTANTS Il est de plus en plus fréquent pour les fabricants de semi-conducteurs de fournir des modèles électriques avec leurs circuits intégrés. Au début des années 1990, la demande a porté sur des modèles vérifiant l intégrité de signal d un système électronique. Par exemple, le modèle IBIS, développé pour répondre à cette attente, 39

64 40 Chapitre 2 : Modélisation des émissions d un circuit intégré permet de prédire la forme des signaux en sortie de la puce lorsque celle-ci est connectée à un système complet. Cette approche sert uniquement à garantir que les perturbations, liées au couplage inductif parasite et à une possible désadaptation entre les sorties des circuits et leurs charges (lignes de transmission), n entraînent pas de dysfonctionnements. Ces dernières années, avec l augmentation des niveaux de bruit sur l alimentation, l émission électromagnétique des circuits est devenue un problème majeur pour le bon fonctionnement des applications. Les équipementiers, en particulier dans l automobile et l aéronautique, ont donc demandé aux fondeurs des modèles d émissions conduites et rayonnées des cœurs des circuits intégrés pour pouvoir prendre en compte dans leurs simulations le bruit dû à l alimentation. Plusieurs modèles ont été proposés (IMIC, ICEM, LECCS). Ces modèles, bien que tous différents comme nous le verrons dans les paragraphes suivants, respectent un certain nombre de contraintes ; ils doivent être : non confidentiels, rapides à simuler, faciles à mettre en œuvre. Les paramètres du modèle doivent pouvoir être obtenus dès la phase de conception du circuit pour évaluer au plus tôt le niveau du bruit. Mais, le client peut également affiner le modèle à l aide de mesure sur le composant. 1.1 Modèle IBIS Historique Pour réaliser des cartes électroniques, les ingénieurs d application doivent, entre autre, tenir compte des spécificités des boîtiers et des entrées/sorties (E/S) des circuits intégrés pour orienter leurs choix de conception. La maîtrise de l intégrité du signal entre circuits est essentielle pour assurer le bon fonctionnement de l application. Il faut donc que les fabricants de semi-conducteurs donnent des informations sur la structure du boîtier et sur les E/S. Pour des raisons de confidentialité (modèle des transistors, schéma des cellules ), l échange de ces données ne peut pas se faire au niveau transistor. De plus, les simulations seraient impossibles à réaliser pour une d application complète contenant plusieurs milliers de signaux. Le modèle IBIS (Input/Output Buffer Information Specification) a été développé par INTEL au début des années 90 pour résoudre ces problèmes de confidentialité technologique [2-1]. Ce type de modèle est public depuis juin 1993 [2-2]. Il est devenu un standard de l Electronic Industry Association en mars 1995 (ANSI/EIA-656-A, [2-3]) et depuis, des améliorations successives lui ont été apportées jusqu à la version 4.1 (Février 2004, [2-4]).

65 1- Modèles d émission existants 41 Le modèle IBIS est une alternative pratique pour simuler le comportement analogique des E/S au lieu d utiliser la description au niveau transistor. IBIS est une description comportementale des E/S d un circuit intégré, ce qui permet des simulations bien plus rapides qu une description structurelle tel que le SPICE. Ainsi, IBIS peut facilement simuler un circuit entier incluant des bus d E/S, alors qu il sera difficile de le faire avec un modèle structurel. Aujourd hui, les fabricants de semi-conducteurs supportent ce format et fournissent avec leurs circuits un fichier IBIS contenant toutes les informations nécessaires sur les E/S et sur le boîtier Structure du modèle IBIS Le modèle IBIS utilise un fichier de texte ASCII formaté (Figure 2-1), qui est directement interprétable par les outils de simulation [2-5]-[2-6] Les mots clés sont entre crochets et les commentaires commencent par une barre verticale. Les valeurs numériques sont en général données pour les cas min-typ-max 6. Ce fichier est divisé en trois parties [2-4] : Les informations générales constituent l en-tête du fichier. Elles indiquent entre autre la version du modèle IBIS utilisée et des informations sur le fondeur. Les informations sur le composant ([Component]) donnent les caractéristiques du boîtier ([package]) et également les E/S associées à chaque pin ([Pin]). Pour être plus précis, il est possible d associer à chaque pin un modèle R, L, C du boîtier. Plusieurs composants peuvent être décrits dans cette partie. Le modèle ([Model]) de toutes les E/S utilisées inclut les valeurs numériques pour les simulations. La partie modèle ([Model]) de IBIS fournit les relations entre les courants, les tensions et le temps des E/S à partir de tables I(V) et des réponses temporelles V(t). La Figure 2-2 montre les différentes parties qui sont représentées dans IBIS : 1. [Pulldown] contient la table I(V) pour le transistor NMOS. 2. [Pullup] contient la table I(V) pour le transistor PMOS. 3. [Power_clamp] et [GND_clamp] contiennent les tables I(V) des diodes de protection contre les décharges électrostatiques (diodes de clamp ). 4. [Rising_Waveform] et [Falling_Waveform] contiennent les réponses temporelles du buffer pour un front montant et pour un front descendant sur une charge R_load donnée. [Ramp] contient les pentes des temps de montée et de descente des signaux. 5. [Package] contient les informations sur le boîtier. Ce sont les valeurs par défaut qui seront appliquées sur le pad, s il n y a aucune valeur de spécifiée dans la section [Pin]. 6 Min-typ-max: correspond aux valeurs numériques minimales, typiques et maximales qui peuvent être trouvées.

66 42 Chapitre 2 : Modélisation des émissions d un circuit intégré C_comp représente la capacité d E/S du composant. *************************************************************** *************** INFORMATION GENERALES *************** *************************************************************** [IBIS Ver] 2.1 [File name] Cesame.ibs [File Rev] 1.0 [Date] Oct [Source] (c) STMicroelectronics NV CRD IOteam [Disclaimer] Preliminary model not guaranteed. *************************************************************** *********** INFORMATION SUR LE COMPOSANT ************ *************************************************************** [Component] Cesame [Manufacturer] STMicroelectronics NV [Package] BOITIER typ min max R_pkg 100m 50m 200m L_pkg 10nH 8nH 12nH C_pkg 0.6pF 0.4pF 0.8pF [Pin] signal_name model_name R_pin L_pin C_pin PIN OUT BOITIER 1 1 BT8CR_ISO 2 2 SCHMITCH_ISO 3 3 BT8CR 4 4 SCHMITCH 5 5 VSSIOCO_ESD5 6 6 VSSIOCO_ESD5_ISO... *************************************************************** ************ MODELE DES ENTREES/SORTIES ************* *************************************************************** [Model] BT8CR_ISO Modele BT8CR_ISO Model_type 3-state Polarity Non-Inverting Enable Active-Low C_comp pF pF pF Vmeas = 0.9V Cref = 100pF Rref = 1M Vref = 0.9V [Temperature Range] [Voltage Range] 1.8V 1.55V 1.95V [Pullup Reference] 1.8V 1.55V 1.95V [Pulldown Reference] 0.0V 0.0V 0.0V [POWER Clamp Reference] 1.8V 1.55V 1.95V [GND Clamp Reference] 0.0V 0.0V 0.0V [Pullup] -1.55V 90.48mA 62.4mA A V 90.48mA 62.39mA A V 90.42mA 62.36mA A... Signal haut 4 Signal bas [Pulldown] -1.55V -82.5mA mA A V mA mA A V mA mA A... [POWER_clamp] -1.55V A 0.423A A V A A 0.278A V A A A... [GND_clamp] -1.55V A A A V A A A V A A A... [Ramp] dv/dt_r V/1.043ns V/2.43ns V/0.563ns dv/dt_f V/0.876ns V/1.822ns V/0.545ns R_load = 50 [Rising Waveform] R_fixture = 50 V_fixture = 0 V_fixture_min = 0 V_fixture_max = s 0.000V 0.000V 0.000V 0.642ns mV mV mV 0.775ns mV mV mV... [Falling Waveform] R_fixture = 50 V_fixture = 1.8 V_fixture_min = 1.55 V_fixture_max = s 1.8V 1.55V 1.95V 0.947ns 1.805V V V 1.08ns 1.802V V V... End [Model] BT8CR_ISO Figure : Extrait du modèle IBIS du circuit intégré CESAME PAD DESCRIPTION DES MODELES DES AUTRES ENTREES/SORTIES UTILISEES DANS CESAME ************************************************* C_comp R_pkg 5 L_pkg C_pkg PIN Figure : Représentation du modèle IBIS d une sortie avec le modèle du boîtier 7 Ce circuit est présenté en détail dans le chapitre 3.

67 1- Modèles d émission existants 43 La Figure 2-3 montre les différentes caractéristiques contenues dans le modèle IBIS de la sortie BT8CR_ISO, cellule d une librairie standard de STMicroelectronics en 0.18µm et décrite dans le fichier IBIS de la Figure Vds en V 2 1,8 1,6 1,4 1,2 1 0,8 0,6 0,4 0, Ids en ma 2-3.a : Caractéristiques I(V) du PMOS et du NMOS Pull down (NMOS) Pull up (PMOS) -1,6-1,4-1,2-1 -0,8-0,6-0,4-0,2-0,1 0 sortie en V Power clamp GND clamp 2-3.b : Caractéristiques I(V) des diodes de protection Front montant Front descendant 0,4 0,3 0,2 0,1 0-0,2-0,3-0,4 Vds en V Ids en A temps en ns 0 0,5 1 1,5 2 2, c : Réponses temporelles Figure : Caractéristiques du BT8CR_ISO fournies dans le modèle IBIS (valeurs minimales)

68 44 Chapitre 2 : Modélisation des émissions d un circuit intégré Limitations du modèle IBIS Le modèle IBIS a été développé pour des études d intégrité de signal où il permet d obtenir des résultats rapides et assez précis pour des applications plus ou mois complexes. Cependant, il n est pas très adapté aux études sur la compatibilité électromagnétique. En effet, le modèle IBIS ne prend pas en compte : les sources de perturbations sur les E/S liées à l activité interne du circuit. Par exemple, les couplages parasites, dus aux interconnexions ou au substrat, ne sont pas simulés. Etant donné l intégration des circuits intégrés aujourd hui, ces couplages deviennent de plus en plus critiques, surtout en haute fréquence. les variations des tensions d alimentation, dues à la commutation simultanée des buffers. La prise en compte de ces perturbations (voir chapitre 1) est essentielle dans les études d émissions parasites en mode rayonné ou conduit, car cela agit sur le comportement de tout le circuit. Par exemple, une chute de tension d alimentation entraîne un ralentissement de tous les signaux. les champs électromagnétiques émis par le composant. Les effets d antennes du boîtier, du substrat, ou les boucles de courant ne son pas modélisés. D autre part, les réponses temporelles V(t) ou les pentes dv/dt ne sont valables que pour une charge donnée. De plus, la caractérisation doit être effectuée en attaquant le buffer avec un signal dont le temps de transition doit être égal à celui de la logique réelle de commande au niveau transistor (predriver). Cette particularité diminue notablement la précision du modèle IBIS dans le cas de variations de charge en E/S du composant. Enfin, cela ne permet pas de vérifier l influence des temps de transition du signal de commande sur les perturbations générées [2-7]. 1.2 Modèle IMIC Le modèle IMIC (I/O Model for Integrated Circuits) a été développé par le JEITA (Japan Electronics and Information Technology Industries Association) et publié en mars Contrairement à IBIS, IMIC est codé au format SPICE, avec des modèles de transistors tabulés afin de masquer la technologie employée (Figure 2-4.a). Il remédie à certains inconvénients du modèle IBIS. Ainsi, les principaux compléments du modèle sont : le réseau R, L, C qu il est possible d ajouter sur les rails d alimentations ou en sortie des buffers (Figure 2-4.b), la possibilité de définir des générateurs de signaux sous forme de PWL (Piece-Wise Linear) en entrée des buffers.

69 1- Modèles d émission existants 45.MODEL MODEL2 NMOS MODEL=TABLE.MODEL MODEL2 NMOS MODEL=TABLE + L=0.8U W=10U AD=100P AS=100P + L=0.8U W=10U AD=100P AS=100P + DATA=CHANNEL + DATA=CHANNEL + VBS=0 VGS= m 0.5n 0.5n 3.5n m 0.5n 0.5n 3.5n m 0.5n 0.5n 3.5n m 0.5n 0.5n 3.5n m 0.5n 0.5n 3.5n m 0.5n 0.5n 3.5n Vgs Vds Vbs Ids Cgs Cgd Cgb Vds Ids Cgs Cgd Cgb (a) 3-D Table Model (b) 1-D Table Model 2-4.a : Exemple de modèles tabulés de transistor [Circuit Connection] R1 VCC1 VCC2 1.0 R2 VCC1 VCC3 1.2 R3 GND1 GND2 1.1 R4 GND1 GND3 0.9 R5 VCC1 VCC 0.5 R6 GND1 GND 0.5 C1 VCC2 0 1P C2 VCC3 0 1P X1 IN1 OUT1 VCC2 GND2 BUFFER X2 IN2 OUT2 VCC3 GND3 BUFFER.SUBCKT BUFFER IN OUT VCC GND M1 IN OUT VCC VCC PMOS L=1U W=10U M2 IN OUT GND GND NMOS L=1U W=10U D1 OUT VCC D AREA=2 D2 GND OUT D.ENDS BUFFER VCC2 X1 Buffer C1 IN1 OUT1 GND2 R1 R3 R5 VCC1 VCC GND1 R6 R2 GND VCC3 R4 X2 C2 Buffer OUT2 IN2 GND3 VCC M1 D1 IN OUT M2 D2 GND 2-4.b : Description de deux buffers (X1 et X2) avec le modèle IMIC Figure : Exemple de modèle IMIC [2-8] IMIC est un modèle hiérarchique à trois niveaux (Figure 2-5) : Le niveau 1 (niveau système) est utilisé pour l intégrité de signal, les rails d alimentation étant considérés comme parfait. Ceci revient donc au modèle IBIS Le niveau 2 (niveau circuit intégré) permet l étude des variations des tensions d alimentation ainsi que des émissions conduites. La description des rails d alimentation et du boîtier est prise en compte. Ce niveau peut poser des problèmes de simulation car les netlists R, L, C des composants parasites peuvent être très importantes. Pour la simulation des émissions conduites, IMIC ne propose aucun modèle spécifique pour la modélisation du cœur du circuit. Mais, des modèles de cœur issus de ICEM ou de LECCS (voir paragraphes suivants) peuvent facilement s interfacer avec IMIC. Le niveau 3 (niveau boîtier) tient compte des aspects tridimensionnels de la structure du boîtier, ainsi que de l ensemble des courants à l intérieur du composant. Aujourd hui, ce niveau n est pas encore intégré dans le standard et n est donc pas supporté. IMIC Modèle IMIC IC IC IC Boîtier Package Boîtier Package Boîtier Package Système Module Système Module Module model file file - - Board circuit - - Module model file file - - IC IC model file file Niveau 1 : modèlisation du système - schéma de la carte - modèles des circuits intégrés IC IC model file file - - IO IO circuit - - Power circuit - - Package model file file Niveau 2 : modèlisation des circuits intégrés - description des E/S - modèle de l alimentation - modèle du boîtier Package model file file - - IO IO circuit - - Power circuit Niveau 3 : modèlisation du boîtier - description des E/S - modèle de l alimentation Figure : Structure hiérarchique du modèle IMIC

70 46 Chapitre 2 : Modélisation des émissions d un circuit intégré Par rapport à IBIS, le modèle IMIC présente l avantage de modéliser les éléments parasites sur les rails d alimentations et sur les interconnexions des signaux internes. Le modèle de boîtier peut également tenir compte des effets de couplage magnétique. D autre part, il permet de contrôler les pentes des signaux en entrée des buffers à l aide de générateur de signaux. Cependant, l influence de l activité interne du circuit sur les alimentations n est toujours pas modélisée. Or, c est elle qui génère le plus de perturbations en émission conduite, notamment du point de vue de l étendue spectrale. 1.3 Modèle ICEM Objectifs ICEM ( Integrated Circuit Emission Model ) a pour but de décrire le comportement électromagnétique des circuits intégrés en se focalisant sur les courants dans le réseau d alimentation. Il permet de prédire les émissions conduites et rayonnées d un circuit (Figure 2-6), ainsi que son auto-susceptibilité. Il fait l objet d une proposition [2-9]-[2-10] déposée auprès de l Union Technique de l Electricité et de la Communication (UTE, [2-11]) par le groupe de travail de cette dernière. Par rapport aux modèles IBIS ou IMIC qui permettent surtout d étudier l activité des circuits intégrés au niveau de leurs E/S, ICEM se concentre sur la description de l activité interne des blocs analogiques ou numériques. Emission conduite par les alimentations du coeur Emissions conduites Activité interne Emission conduite par les alimentations des E/S Emissions rayonnées Figure : Phénomènes d émissions parasites traités dans ICEM A l aide de ICEM, il est possible d étudier, dès la phase de conception, l influence de différentes techniques de réduction de bruit sur les émissions parasites des circuits intégrés (voir chapitre 3). Par exemple, ICEM peut servir pour mesurer l effet de capacités de découplage interne ou externe sur le comportement électromagnétique du circuit [2-12].

71 1- Modèles d émission existants Structure d un circuit intégré Pour faire une simulation globale des émissions parasites, il faut tenir compte d un certain nombre d éléments composant les circuits intégrés. En partant du cœur du circuit jusqu à la carte d application, nous trouvons : les transistors du coeur, dont les commutations provoquent des pics de courant sur le réseau d alimentation du cœur, les éventuelles capacités de découplage qui sont ajoutées entre VDD et GND, les rails métalliques d alimentation qui sont reliés aux pads, les transistors des E/S, dont l activité provoque des pics de courant sur le réseau d alimentation des E/S, quand ce dernier est séparé du réseau d alimentation du cœur. Ceci est de plus en plus fréquent pour les technologies inférieures à 0.12µm. le boîtier, composé de leads (broches extérieures du boîtier qui se prolongent à l intérieur de ce dernier par des pistes métalliques) et de fils de bonding (fil en or reliant le pad de la puce au leads), le routage des signaux et des alimentations sur la carte d application, ainsi que les capacités externes de découplage. Lorsque la vitesse de fonctionnement du circuit intégré augmente, la prise en compte de tous ces éléments est nécessaire car leurs effets deviennent non négligeables en haute fréquence Modèle ICEM d un circuit intégré Le schéma de base du modèle ICEM se décompose en deux blocs qui reprennent les différentes parties décrites dans le paragraphe précédent : un réseau de composants passifs R, L, C allant du cœur du circuit jusqu à l alimentation de la carte d application et un générateur de courant interne représentant l activité du circuit (Figure 2-7). Ce modèle est valable jusqu à environ 300MHz. Mais, il est possible d étendre sa validité au-delà du gigahertz en modélisant plus en détail le réseau de composants passifs. VDD externe VSS externe Rpack_vdd Lpack_vdd M Cd Rpack_vss Lpack_vss Rvdd Rvss Boîtier Bonding + silicium Lvdd Cb Lvss Ib Réseau passif Générateur de courant Figure : Schéma général d un circuit intégré modélisé avec ICEM Nous détaillons dans la partie 2 comment chaque élément du modèle peut être obtenu.

72 48 Chapitre 2 : Modélisation des émissions d un circuit intégré a. Réseau de composants passifs Le réseau de composants passifs modélise l impédance de la puce vue entre les pads VDD et VSS. Le format de description de l impédance est laissé libre dans la norme. Par exemple, nous pouvons utiliser comme langage du SPICE, du VHDL-AMS, ou des tableaux de valeurs. D autre part, les paramètres peuvent être représentés soit par : des éléments localisés : le réseau est décrit avec des résistances, des inductances ou des capacités. Il est également possible d utiliser des boîtes noires contenant les impédances ou les paramètres S d une partie ou de l ensemble du réseau d alimentation en fonction de la fréquence. des élément distribués : le réseau est décrit à l aide de lignes de transmission. Le choix d utiliser des éléments localisés ou distribués dépend de la longueur du chemin critique. Un des critères les plus simples est le critère λ/10. Si la longueur d interconnexion dépasse le dixième de la longueur d onde du signal à transporter, la ligne doit être modélisée par une ligne de transmission [2-13]. L v crit λ v 2πt r = = Eq. (2-1) c = Eq. (2-2) ε r avec v : la vitesse de propagation dans l interconnexion (m.s -1 ) tr : temps de montée du signal (s) c : vitesse de la lumière (300e6 m.s -1 ) εr : constante diélectrique du matériau (εr = 4.2 pour le SiO2) Sur la Figure 2-7, nous pouvons distinguer les différentes parties du réseau de composants passifs à prendre en compte : Le lead du boîtier qui est modélisé par une résistance et une inductance en série (Rpack et Lpack) pour chaque broche d alimentation (VDD et VSS). Un coefficient de couplage inductif est ajouté entre chaque broche du boîtier. Il est pris en compte uniquement dans le cas où elles sont proches. La capacité parasite Cd entre les broches VDD et VSS du boîtier. Cet élément représente le couplage capacitif entre les leads du boîtier. Il est également pris en compte uniquement dans le cas où les leads sont proches. Le bonding et le rail métallique d alimentation, qui sont également modélisés par une résistance et une inductance (R et L). La capacité interne Cb du circuit qui se décompose en deux parties, la capacité dynamique des transistors MOS et la capacité métallique totale entre VDD et VSS de tous les rails d alimentation interne.

73 1- Modèles d émission existants 49 Dans le modèle ICEM qui est présenté Figure 2-7, les bondings, les pads et les rails d alimentation sont représentés par une seule résistance et une seule inductance localisées, ainsi que par une capacité de découplage. En réalité, lorsque nous établirons le modèle ICEM d un circuit, chaque partie pourra être décrite par un réseau R, L, C, permettant d avoir un modèle plus précis du réseau de composants passifs. La Figure 2-8 montre les différentes parties qu il faudra au final modéliser. c o e u r BONDING BOITIER C o u ro n n e d E /S P A D BROCHE V D D V S S R a ils d a lim en ta tio n P rin cip au x é lém e n ts à p ren d re e n c o m p te p o u r la m o d é lis atio n d u rés e a u p as s if d alim e n ta tio n B o îtie r B o n d in g E /S R a ils d alim e n ta tio n C ap ac ité d e c o eu r Figure : Décomposition du réseau passif d alimentation [ ] Le fait de décomposer le réseau de composants passifs permet également de définir des modèles ICEM partiels des blocs fonctionnels du circuit (cœur logique, blocs analogiques, mémoire ). En particulier, nous nous attacherons dans le chapitre 3, à inclure l activité des E/S dans nos modèles. Les modèles ICEM partiels sont connectés entre eux en respectant la topologie du réseau d alimentation du circuit, connexions en étoile, en arbre, avec une grille d alimentation ou avec des alimentations séparées (Figure 2-9). VDD VSS Pads VDD VSS Pads E/S Bloc numérique Bloc analogique 2-9.a : Distribution en étoile E/S VDD VSS Pads E/S Bloc analogique Bloc numérique 2-9.b : Distribution avec une grille VDD1 VSS1 Pads VDD2 VSS2 Pads E/S Bloc numérique Bloc analogique 2-9.c : Distribution en arbre Bloc numérique VDD3 VSS3 Pads Bloc analogique 2-9.d : Distribution séparée Figure : Alternatives possibles de la distribution de l alimentation dans un circuit intégré

74 50 Chapitre 2 : Modélisation des émissions d un circuit intégré b. Générateur de courant interne Comme nous l avons vu dans le chapitre 1, les émissions parasites sur les alimentations sont dues au courant de commutation d un très grand nombre de portes logiques, le plus souvent synchronisé par une horloge. Il est donc essentiel d avoir un générateur de courant représentatif de l activité du circuit dans ICEM. La prosposition de norme ICEM [2-10] ne précise aucune méthode pour décrire cette source de courant. Il est donc possible d utiliser : des générateurs linéaires par morceaux (PWL) de courant qui imposent un courant interne dans le circuit. Dans ce cas, la source Ib dépend uniquement du temps (Figure 2-10.a, voir partie a). des sources de courant dynamiques en langage comportemental (par exemple en VHDL-AMS) ou en SPICE. Dans ce cas, la source Ib dépend du temps, mais également d autres paramètres tels que les signaux d entrées, la fréquence d horloge ou la tension d alimentation Ib(t, Vdd), (Figure 2-10.b, voir partie b). Même si les sources dynamiques sont plus complexes à intégrer, elles sont plus précises que des générateurs PWL et permettent plus de flexibilité de simulation. En effet, dans le cas d une source Ib(t), les pics de courant ne tiennent pas compte des chutes de tension du circuit. Normalement, lorsqu un circuit commute, du fait de l appel de courant, la tension d alimentation interne diminue. Ceci a pour effet de ralentir le circuit et donc de limiter l amplitude du pic de courant. D autre part, les générateurs PWL correspondent à un mode de fonctionnement donné du circuit. Il faut donc les redéfinir pour chaque vecteur de test en entrée 8 ou dès que la fréquence d horloge change. Au contraire, il est possible d intégrer les vecteurs de test comme un paramètre d entrées des sources de courant dynamiques. I0 Courant en A I1 I2 0 T1 T2 T3 T4 T5 Temps 2-10.a : Générateur de courant en fonction du temps Ib(t) I3 I4 I5 I0 Courant en A I1 I2 0 T1 T2 T3 T4 T5 Temps I3 I4 I5 Vdd1 Vdd2 Vdd b : Générateur de courant en fonction du temps et de l alimentation Ib(t, Vdd) Figure : Générateurs de courant Courant Gain en db 0 F1 F2 F3 F4 Fréquence 2-10.c : Générateur de courant en fonction de la fréquence Ib(F) Au lieu de modéliser l activité du circuit dans le domaine temporel à l aide d un générateur de courant de type PWL, il est également possible d utiliser un générateur de courant dans le domaine fréquentiel 8 Pour chacun des états possibles sur les entrées, appelé vecteur de test, correspond une activité en courant.

75 1- Modèles d émission existants 51 (générateur AC, Figure 2-10.c). Ceci a pour avantage de représenter de manière plus précise l activité du cœur en haute fréquence. En effet, une source PWL risque de fournir un courant qui présente des discontinuités, mais sans pour autant représenter correctement les variations très rapides du courant. Nous étudierons, dans la partie 2.2, différentes solutions pour obtenir la source de courant d un bloc de coeur dans un circuit intégré. c. Exemples de modèle ICEM pour différentes configurations Selon la structure du réseau d alimentation (Figure 2-9), le modèle ICEM a différentes implémentations possibles [2-9]. Cas d une alimentation commune pour tout le circuit (Figure 2-11) : (R, L) pack_vdd (R, L) vdd VDD cœur externe M Cd Cb coeur VSS coeur externe (R, L) pack_vss (R, L) vss Ib coeur Ib E/S Modèle des E/S Pin E/S Figure : Alimentation commune pour tous les blocs du circuit (cœur et E/S) Le modèle des E/S représente l impédance totale de toutes les E/S du circuit, incluant même celles qui ne commutent pas. Ce modèle peut également intégrer une description comportementale pour tenir compte des vecteurs de test. Cas d alimentations séparées (Figure 2-12) : (R, L) pack_vdd (R, L) vdd VDD cœur externe M Cd Cb coeur VSS coeur externe (R, L) pack_vss (R, L) vss Ib coeur Ib E/S Zsub Modèle des E/S (R, L) vdd Cb E/S (R, L) vss Figure : Alimentations séparées entre le cœur et les E/S (R, L) pack_vdd Cd M (R, L) pack_vss VDD E/S externe VSS E/S externe Pin E/S Dans le cas d alimentations séparées entre le coeur et les E/S, nous relions le modèle ICEM du cœur à celui des E/S par une impédance Zsub qui représente l impédance du substrat entre les deux parties 9. La valeur de cette impédance dépendra de la nature du substrat. Pour un substrat très résistif, Zsub sera équivalent à une résistance jusqu à plusieurs gigahertz, alors que pour un substrat peu résistif, Zsub aura un comportement capacitif des quelques centaines de mégahertz. 9 Zsub peut également représenté l impédance introduite par un caisson d isolation (voir chapitre 3 partie 1.3.2).

76 52 Chapitre 2 : Modélisation des émissions d un circuit intégré 1.4 Modèle LECCS Le modèle LECCS (Linear Equivalent Circuit and a Current Source model) a été développé par l université d Osaka au Japon. D abord destiné à la modélisation du bruit RF sur les plots d alimentation (LECCS-core, [2-15]), le modèle a été étendu à la modélisation des E/S (LECCS-I/O, [2-16]). Ce modèle, très proche de ICEM, contient les mêmes éléments que ce dernier (Figure 2-13). Il intègre donc des sources de courant, représentant l activité du cœur et des E/S, et des impédances Z(f) ou R, L, C, représentant les différentes parties du circuit intégré (impédance du cœur, des E/S, du boîtier, de la carte ). Par rapport à ICEM, ce modèle est uniquement fréquentiel, même s il pourrait facilement intégrer des éléments temporels. Circuit Core Vcc Courant RF power-supply de l alimentation currents Package boîtier Chip I I/O IC PackageCLoad silicium Input Output LECCS I/O I/O model LECCS core model GND Z L i pin R i1 R i2 R i3 External Circuit (ZNL) (ZPL)Zout ZPH Coeur du circuit Zi ZNH I/O core boîtier L i1 L i2 I L i i3 C i1 C i2 C i3 Figure : Modèle LECCS d un circuit intégré Aujourd hui, du fait d un plus grand avancement de la standardisation de ICEM ou de IMIC au niveau international [2-10], LECCS devrait être intégré dans l un de ces modèles. 2. STRATEGIE DE SIMULATION EN BRUIT DERIVEE D ICEM Ce paragraphe présente la méthode de simulation en bruit, issue de ICEM, que nous avons mis en place pour évaluer les émissions des circuits intégrés dès la phase de conception. Nous décrivons les différentes étapes qui nous ont amenés à proposer cette méthodologie. En particulier, nous nous intéresserons à la mise en place d une source de courant dynamique i(t,vdd) en SPICE, ainsi qu à la détermination du réseau de composants passifs. L objectif du modèle est d être à la fois le plus simple possible et rapide à simuler, tout en gardant une bonne précision. Il doit utiliser les outils standard de conception de circuits intégrés, aussi bien pour

77 2- Stratégie de simulation en bruit dérivée d ICEM 53 l extraction des paramètres que pour la simulation du modèle. Il est important de noter que nous recherchons un modèle prédictif. Ainsi, tous les paramètres doivent être déterminés par simulation, les mesures ne servant qu à valider les résultats de simulation. D autre part, comme ce modèle est destiné à être utilisé en interne lors de la phase de conception des circuits, nous pouvons avoir des informations confidentielles (modèles des transistors) dans ce modèle. Nous choisissons une méthode dérivée d ICEM afin d avoir un modèle proche d une norme, les parties confidentielles devant améliorer la précision du modèle ou faciliter sa détermination. 2.1 Réseau de composants passifs Impédance de cœur L impédance d un bloc fonctionnel (Figure 2-14.a) entre VDD et VSS, dans un circuit intégré, est équivalente à un filtre passe-bas (Figure 2-15), dû principalement à la capacité intrinsèque des transistors, appelée capacité MOS, et à la capacité métallique due au couplage entre les rail VDD et VSS (Figure 2-14.b). B. Gerbert-Gaillard [2-17] modélise cette impédance par un réseau de résistances et de capacités en parallèle (Figure 2-14.c). Il est également possible de modéliser l impédance du bloc à l aide d une boîte noire contenant l impédance Z(f) du cœur en fonction de la fréquence (Figure 2-14.d). Enfin, [2-10] propose une approche statistique pour déterminer l impédance du cœur. VDD VSS bloc VDD Cmétal Cmos VSS 2-14.a : Impédance du bloc à modéliser 2-14.b : Modèle simplifié de l impédance du bloc [2-7] VDD VDD Z(F) VSS 2-14.c : Modèle de l impédance du bloc proposé par [2-17] VSS 2-14.d : Modèle Z(f) de l impédance du bloc Figure : Modèles de l impédance d un bloc fonctionnel

78 54 Chapitre 2 : Modélisation des émissions d un circuit intégré a. Détermination de la capacité MOS L impédance équivalente d un bloc peut être déterminée à l aide d une simulation AC entre VDD et VSS de la description en SPICE du bloc [2-18]. Pour cela, nous simulons un bloc de logique, similaire à celui de la Figure 2-14.a, avec un vecteur de test correspondant à un état logique donné du circuit, et nous polarisons le bloc à sa tension nominale VDD. D après la Figure 2-15, l impédance dynamique est assimilable à une fonction du premier ordre, équivalente à un filtre RC parallèle. Nous pouvons remarquer que la tension d alimentation ne modifie pas la valeur de la capacité MOS, mais uniquement la résistance DC R0 (Figure 2-15.a). Nous obtenons la valeur de la résistance R0 et de la capacité CMOS à l aide des relations suivantes : avec R 0 = 10 G0 ( db) 20 G0 l impédance en db en basse fréquence fc la fréquence de coupure à -3dB R 0 Effet résistif et C MOS Effet capacitif C MOS 1 = 2πf R 2-15.a : Impédance d un bloc en fonction de sa tension d alimentation 2-15.b : Impédance d un bloc en fonction du vecteur de test en entrée Figure : Simulation AC d un bloc de cœur c 0 Eq. (2-3) En régime transitoire, la capacité MOS d un bloc fonctionnel dépend de l activité du circuit. En effet, selon l état logique du bloc, seul l une des capacités des transistors NMOS ou PMOS est active à un instant donné. La Figure 2-15.b montre en fait que la capacité MOS est peu dépendante du vecteur de test utilisé. Statistiquement, le nombre de signaux commutant de 0 à 1 est équivalent au nombre de signaux passant de 1 à 0. Il y a donc toujours le même ratio entre la capacité due aux transistors NMOS et celle des transistors PMOS quel que soit l état du circuit.

79 2- Stratégie de simulation en bruit dérivée d ICEM 55 Pour le bloc de la Figure 2-15, nous avons simulé les cas avec tous les signaux d entrée à l état 0 ou à l état 1, ainsi que deux cas intermédiaires, et nous observons que les capacités MOS équivalentes diffèrent peu. Une simulation AC semble donc suffisante pour déterminer la valeur de la capacité MOS du bloc indépendamment des signaux d entrée du bloc. b. Discussion des modèles d impédance de coeur A l aide de la méthode d'extraction de la capacité MOS présentée dans le paragraphe précédent, nous évaluons la précision des modèles proposés Figure Nous prenons comme référence l impédance obtenue en faisant la simulation AC de la netlist SPICE du bloc. Nous la comparons ensuite avec les autres méthodes qui approximent cette impédance (Figure 2-16). La méthode avec la boîte noire n est pas représentée car elle donne une impédance identique à celle obtenue avec la netlist. Zbloc_netlist - Zbloc_C Zbloc, netlist Zbloc, C uniquement 2-16.a : Impédance obtenue avec une capacité uniquement Zbloc_netlist - Zbloc_RC Zbloc, netlist Zbloc, RC parallèle Zbloc_netlist - Zbloc_[2-15]l 2-16.b : Impédance obtenue avec un filtre RC parallèle Zbloc, netlist Zbloc, modèle de [2-15] 2-16.c : Impédance obtenue avec le modèle de [2-17], structure avec deux étages RC Figure d : Erreur sur l impédance modélisée en prenant l impédance de la netlist comme référence 16 : Simulation des différents modèles d impédance

80 56 Chapitre 2 : Modélisation des émissions d un circuit intégré D après les résultats obtenus Figure 2-16, nous constatons que tous les modèles sont très proches de l impédance de référence entre 10kHz et 1GHz. Ceci correspond justement à la bande de fréquences qui nous intéresse pour les simulations en bruit. Les modèles utilisant uniquement une capacité ou un filtre RC du 1 er ordre seront insuffisants pour faire des études de bruit au delà de 1GHz. Le modèle proposé par B. Gerbert- Gaillard [2-17] ou l utilisation d une boîte noire Z(f) est alors indispensable. Le Tableau 2-1 résume les avantages et inconvénients de chacun des modèles. Méthode Tableau 2-1 : Comparaison des différents modèles d impédance Précision Rapidité de simulation Commentaires Netlist du circuit Impossible à simuler dans ICEM pour un circuit complexe. Approche statistique Capacités MOS Modèle RC en parallèle + ++ Imprécision en HF Modèle proposé par [2-17] Estimation de la capacité à partir de la surface du bloc et de la technologie utilisée Rapide à simuler dans ICEM Donne une première approximation pour le modèle ICEM Aucune indication pour le niveau DC Imprécision en HF Détermination des valeurs des filtres RC un peu plus longue que pour les autres méthodes. Bonne précision en DC et en HF Il n est pas nécessaire de modéliser trop de structures RC en parallèle, deux ou trois étages suffisent Fichier Z(f), boîte noire Identique à la netlist, mais très rapide à simuler dans ICEM c. Détermination de la capacité métallique La capacité métallique, également appelée capacité d interconnexions,, est plus difficile à déterminer en simulation et ne peut être calculée qu une fois le placement/routage du bloc réalisé. Des outils d extractions 11 [2-20] existent et permettent même de traiter uniquement la capacité métallique des rails d alimentation. Etant donné la taille des netlists extraites par ces logiciels, cela demande beaucoup de temps de simulation et des tailles importantes de mémoire. Ces outils seront donc utilisés que pour des blocs et non pour un circuit entier. R. Perdriau [2-7] constate sur plusieurs mesures de microcontrôleurs que la valeur de la capacité métallique est du même ordre de grandeur que la capacité MOS. Il faut noter que cette capacité inclut également la capacité parasite entre les caissons de NWELL et le substrat P. 10 Le logiciel Eldo de la société Mentor Graphics [2-19] permet facilement de générer ou de lire des fichiers de paramètres Z(f) ou S(f). Ceci permet d utiliser les impédances comme des boîtes noires dans d autres simulations. 11 Arcadia et Star-RCXT de la société Synopsys [2-20]

81 2- Stratégie de simulation en bruit dérivée d ICEM Extraction du réseau interne d alimentation Le réseau interne d alimentation comprend l ensemble des rails VDD et VSS entre le bloc de cœur et les plots d alimentation. Lorsque cela est possible (réseau d alimentation succinct), nous utilisons les mêmes outils que pour la capacité métallique des blocs. Dans ce cas, nous récupérons un modèle RC du réseau d alimentation tel que sur la Figure 2-17.a. Il est également possible de calculer une valeur approchée du réseau RC à l aide des formules de Delorme Eq. (2-4) et Eq. (2-5), [2-21] a : Modèle RC du réseau interne d alimentation C11 w w = ε 0ε r l h h C12 = ε ε l 0 e r l w e e d l e h Rails métalliques w h d Plan de masse Figure : Modélisation des rails d alimentation e h d h w h w ln d avec b : Modèle R, L, C du réseau interne d alimentation e h 0.17 d h e 0.64 d h Eq. (2 4) Eq. (2 5) C 11 : Capacité totale du conducteur 1 vers la masse en ff C 12 : Capacité de couplage entre les conducteurs 1 et 2 en ff ε 0 = 8.85 ff/mm ε r : permittivité relative de l isolant (4 pour le SiO 2 ) w : largeur du métal l : longueur de la piste e : épaisseur du métal h : hauteur par rapport au substrat Figure : Calcul des capacités pour deux conducteurs et un plan de masse Rail métallique l R = ρ Eq. (2 6) w e avec R résistance du conducteur en Ω ρ : résistivité du matériau en Ω.µm ρ Al = Ω.µm, résistivité de l aluminium ρ Cu = Ω.µm, résistivité du cuivre w : largeur du métal l : longueur de la piste e : épaisseur du métal Figure : Calcul de l effet résistif des rails d alimentation

82 58 Chapitre 2 : Modélisation des émissions d un circuit intégré Le modèle RC peut s avérer insuffisant si les longueurs des rails d alimentation deviennent importantes. L effet inductif n est alors plus négligeable et il faut ajouter des inductances série au modèle (Figure 2-17.b). Aujourd hui, très peu d outils permettent d extraire les inductances des rails métalliques. Il faut donc soit les calculer à l aide des formules Eq. (2-7) à Eq. (2-9) [2-13], soit utiliser des logiciels tels que ASITIC [2-22], qui, à partir des données géométriques d un rail métallique, permettent d extraire le réseau R, L, C équivalent. e l w Rails métalliques h d Plan de masse L 11 avec Entrées/sorties des alimentations µ 0µ r 4h = l ln + 1 2π w µ 0µ r L12 = l ln 4π L12 K = L L ( d + 4w) + ( 1.5w + 2h) 2 2 ( d + w) + ( 1.5w) Eq. (2 7) Eq. (2 8) Eq. (2 9) L 11 : inductance du conducteur 1 en H L 22 : inductance du conducteur 2 en H L 12 : inductance mutuelle entre les conducteurs 1 et 2 en H K : coefficient de couplage magnétique entre les conducteurs 1 et 2 µ r = e-6 H/m et µ 0 = 1 pour l air, Al, Cu, Si, SiO 2 et Si 3 N 4 w : largeur du métal l : longueur de la piste e : épaisseur du métal h : hauteur par rapport au substrat Figure : Calcul de l inductance d un rail métallique Les E/S des alimentations incluent les plots d accès sur lesquels les bondings sont connectés, les rails métalliques reliant les plots au cœur du circuit (Figure 2-21.a). Nous utilisons le même modèle que pour les rails métalliques. Il faut donc, encore une fois, effectuer une extraction RC des cellules. Coeur de l E/S Plot C plot avec plot h S substrat S = ε 0ε r Eq. (2 10) h C : Capacité du pad en ff ε 0 = 8.85 ff/mm ε r : permittivité relative de l isolant (4 pour le SiO 2 ) S : surface du plot h : hauteur au dessus du substrat a : Vue layout d une E/S d alimentation 2-21.b : Calcul de la capacité du plot [2-14] Figure : Entrées/sorties d alimentation

83 2- Stratégie de simulation en bruit dérivée d ICEM 59 En première approximation, il est possible de ne tenir compte que de la capacité de couplage due au plot d alimentation. Dans ce cas, nous pouvons utiliser la formule Eq. (2-10) pour calculer la capacité entre le plot et le substrat (Figure 2-21.b) Paramètres du boîtier La structure d un boîtier a été présentée dans le chapitre 1, partie Généralement, les modèles de boîtiers sont fournis par les fondeurs. Ils sont obtenus grâce à des outils d extraction 3D ( [2-23]-[2-24]) qui résolvent les équations de Maxwell par la méthode des éléments finis ou la méthode des moments [2-25]. A l aide d un maillage en trois dimensions de la structure du boîtier (Figure 2-22), ces logiciels permettent d extraire des matrices de paramètres S, qui représentent toutes les interactions entre les connexions du boîtier. Ainsi, pour une portion de boîtier de 7 broches, nous obtiendrons une matrice 7 7 pour chaque fréquence calculée. Il est donc évident qu il sera difficile d extraire le modèle de toutes les broches d un boîtier. En règle générale, du fait de la symétrie des boîtiers, la modélisation d un quart des broches suffit pour reconstruire un modèle complet a : Vue d ensemble d un boîtier TQFP 2-22.b : Maillage 3D d une portion d un boîtier Figure : Modélisation en 3 dimensions du boîtier A partir de matrices de paramètres S, les outils d extraction permettent de déduire un modèle équivalent R, L, C en éléments localisés. Les couplages entre les broches sont alors modélisés avec des couplages magnétiques et capacitifs (Figure 2-23). Ces modèles ne seront alors valides que pour une fréquence donnée. Etant donné le grand nombre de boîtier et la complexité des netlist SPICE, le fondeur donne souvent uniquement une table avec les valeurs min/typ/max des éléments R, L, C dans un coin et au milieu du boîtier pour deux broches consécutives. Le Tableau 2-2 montre un exemple de table de valeurs fourni pour un boîtier BGA. Le coefficient de couplage magnétique Kp peut atteindre pour certain boîtier 60% pour deux broches voisines.

84 Cp2 Ccp 60 Chapitre 2 : Modélisation des émissions d un circuit intégré V DDin Rp1 Lp1 Cp1 Lp1 Rp1 V DDout V SSin Rp2 bonding Lp2 Kp Kp Lp2 lead Rp2 Figure : Modèle SPICE de 2 broches d un boîtier Tableau : Valeur des éléments R,L, C pour un BGA 108 pins Inductance en nh Capacité en ff Résistance en mω Lp Lcp 12 Cp Ccp Rp coin côté coin côté coin côté coin côté coin côté Broche Min Typ Max Lorsque nous ne disposons pas de modèle électrique du boîtier, il est possible d évaluer l inductance d une broche en utilisant soit les ordres de grandeurs données sur la Figure 2-24, soit les équations Eq. (2-11) et Eq. (2-12) pour les bondings (Figure 2-25) et Eq. (2-6) à Eq. (2-9) pour les leads. Mais il faut faire attention, car selon les dimensions géométriques du boîtier, l écart entre les deux méthodes peut atteindre plus de 20% a : Vue en coupe d'un boîtier BGA (Ball Grid Array) lead L=0.6nH/mm bonding L=1nH/mm rail L=0.2nH/mm Figure : Valeurs approchées des inductances d un boîtier V SSout 2-24.b : Valeurs indicatives des inductances 12 Rappel : Lcp correspond à la mutuelle inductance, le coefficient de couplage magnétique Kp est obtenu à l aide de Eq. (2-9).

85 2- Stratégie de simulation en bruit dérivée d ICEM 61 l h d substrat h l l d avec 4l R = ρ 2 π d µ 0µ r 4h L = l ln 2π d R résistance du conducteur en Ω ρ : résistivité du matériau en Ω.µm ρ or = Ω.µm, résistivité de l or d : diamètre du fil l : longueur du fil h : hauteur au dessus du substrat [ ] Figure : Calcul de l inductance et de la résistance d un fil de bonding [2 Eq. (2 11) Eq. (2 12) Pour vérifier la validité du modèle électrique du boîtier, il existe différentes méthodes de caractérisation à l aide d un analyseur de réseau vectoriel (VNA : Vector Network Analyzer) ou d un réflectomètre (TDR : Time domain Reflectrometry, voir chapitre 4 partie 1.1.2) [2-25] Paramètres de la carte d application a. Modèle de la carte Le modèle de la carte (Figure 2-26) est établi en reprenant la même méthode que pour l extraction du réseau d alimentation interne (paragraphe 2.1.2). Si l alimentation du circuit comporte une capacité de découplage externe, il est inutile de calculer le couplage capacitif des lignes car il sera négligeable par rapport à la valeur de la capacité de découplage. Figure : Modèle R, L, C du réseau d alimentation sur la carte d application b. Couplage entre le circuit intégré et la carte d application Le couplage entre le circuit intégré et la carte d application ne rentre pas directement dans l impédance du réseau passif de l alimentation. Mais, si nous voulons établir un modèle valide en haute fréquence, il est nécessaire de tenir compte de ce couplage capacitif. Le substrat ainsi que le plan de masse de la carte constitue les deux armatures d une capacité parasite, le boîtier et l air constituant le diélectrique (Figure 2-27).

86 62 Chapitre 2 : Modélisation des émissions d un circuit intégré boîtier air substrat substrat h S carte d application h1 h2 carte d application C couplage avec 2-27.a : Calcul de la capacité de couplage ε r1 ε r2 VSS_IC VSS_carte S = ε 0ε r Eq. (2 13) h C : Capacité de couplage en ff ε 0 = 8.85 ff/mm ε r : permittivité relative de l isolant ε r1 = 3.9 pour le plastique, ε r2 = 1 pour l air S : surface du circuit intégré h : hauteur au dessus du plan de masse de la carte Cair Cboîtier 2-27.b : Vue en coupe d un boîtier sur une carte d application = + Eq. (2 14) Ceq Cboitier Cair avec h1 : distance entre la face inférieure du boîtier et la carte d application h2 : épaisseur de la face inférieure du boîtier Figure : Modélisation du couplage capacitif entre le substrat et le plan de masse de la carte d application D après Eq. (2-13), la capacité de couplage entre le circuit et le plan de masse de la carte est directement liée à la surface de la puce. Selon la nature du boîtier (plastique ou céramique), la valeur de la permittivité diélectrique du boîtier varie entre 3 et 6. Enfin, la hauteur entre la face inférieure du boîtier et la carte d application dépend de la géométrie des broches du boîtier. 2.2 Source de courant Nous avons vu dans les paragraphes précédents comment extraire le réseau passif d alimentation. Il s agit maintenant de déterminer l activité en courant des circuits intégrés qui est à l origine des émissions parasites. Les modèles d émission ICEM ou LECCS n imposent pas de méthodes particulières pour estimer le pic de courant d un circuit, ni la façon de le réinjecter dans le modèle. Ainsi, nous pouvons envisager de calculer le courant de manière plus ou moins précise et rapide avec différents niveaux d abstraction. Une fois le courant estimé, il faut utiliser des générateurs équivalents à l activité en courant du circuit, pour représenter les sources de bruit dans les modèles d émission. Nous évaluerons les avantages et les inconvénients de différents générateurs possibles : générateur linéaire par morceaux (PWL) dans le domaine temporel en SPICE (partie a) et en VHDL-AMS (partie b), générateur dans le domaine fréquentiel en SPICE (partie c). Enfin, nous présenterons également le générateur de courant instantané (partie 2.2.3) que nous utiliserons dans le chapitre 3 pour reproduire l activité en courant d un circuit.

87 2- Stratégie de simulation en bruit dérivée d ICEM Niveaux d abstraction Comme le présente R. Perdriau [2-7], nous pouvons distinguer trois niveaux d abstraction : niveau transistor, niveau porte et niveau système. a. Niveau transistor L utilisation d une netlist SPICE pour déterminer l activité en courant d un bloc est la méthode la plus simple à mettre en œuvre du point de vue outil. Elle consiste à faire une simulation électrique au niveau transistor qui s appuie sur la résolution des équations de fonctionnement des transistors. C est la méthode la plus précise, mais elle comporte deux inconvénients majeurs. Tout d abord, le temps de simulation et la taille de mémoire requise augmentent de manière exponentielle avec la taille du circuit. Il est donc difficile d envisager cette méthode pour des blocs ou des circuits au-delà de plusieurs dizaines de milliers de transistors. D autre part, il n est pas toujours nécessaire de simuler tout le circuit au niveau transistor. Certains blocs peuvent être décrits à un niveau d abstraction plus élevé. Par exemple, pour simuler le CPU d un microcontrôleur, il est nécessaire de tenir compte des instructions stockées dans les mémoires sans pour autant simuler électriquement ces dernières. Pour remédier à ces défauts, les derniers outils de simulation proposent quelques avancées. Au lieu de résoudre les équations de fonctionnement des transistors, certains outils, comme NanoSim de Sysnopsys [2-26] ou MachTA de Mentor Graphics [2-27], réalisent d abord un partitionnement des circuits en petit bloc, puis utilisent des techniques de calcul matriciel, reposant sur la théorie des graphes. Cela permet de diminuer les temps de simulation au prix d une imprécision de l ordre de 5 à 10% 13. D autre part, de plus en plus d outils (ADVance-MS de Mentor Graphics [2-5], HSIM de Nassda [2-28]) sont capables d inclure des modèles comportementaux (Verilog, Verilog-A, VHDL, VHDL-AMS, C, ) et de les interfacer avec des descriptions au niveau transistor. Grâce à ces nouvelles solutions, il est donc possible de simuler de très gros circuits en gardant une précision de simulation raisonnable. b. Niveau porte Les outils de simulation au niveau porte [2-29] utilisent des modèles d activité en courant des portes logiques de base. A partir de la synthèse logique du RTL (Register Transfer Level), il est possible d associer à chaque commutation le profil de courant de la cellule correspondante. Cette méthode est plus rapide que les outils de simulation au niveau transistor, mais elle est beaucoup moins précise. D autre part, ces outils ne permettent pas de travailler avec des modèles comportementaux établis par l utilisateur. 13 Cet écart a été observé lors de l évaluation des outils par STMicroelectronics sur des circuits de test. Pour Mach TA, Mentor Graphics annonce un écart inférieur à 3%, [2-27].

88 64 Chapitre 2 : Modélisation des émissions d un circuit intégré c. Niveau système Contrairement à l estimation de puissance qui a fait l objet de nombreuses publications [2-30]-[2-31], l estimation de l activité en courant d un circuit au niveau système a été très peu étudiée. La dépendance de cette activité au niveau de l implémentation physique du circuit rend le problème très complexe. d. Approche statistique Cette méthode ne correspond pas à un niveau d abstraction, mais elle permet d avoir un premier ordre de grandeur des pics de courant. En fonction de la technologie, de la densité d intégration et du pic de courant moyen par porte, nous pouvons estimer la consommation en courant du circuit (Tableau 2-3). Technologie Tableau : Courant typique des portes logiques pour différentes technologies [ ] Année Densité d intégration (nombre de porte/mm2) Pic de courant (ma/porte) Pic total en ma, si 10% des portes commutent en même temps pour un circuit de 100mm2 1.2µm µm µm µm µm µm µm Si nous considérons qu en moyenne 10% des portes logiques d un circuit commutent simultanément, le pic de courant d un ASIC de 10mm 2 en technologie 0.25µm sera d environ 7200mA (18 e3 10mm 2 10% 0.4). Pour les dernières technologies, le pic de courant total a tendance à diminuer pour une surface donnée, car la densité d intégration n augmente pas linéairement en fonction des technologies Modèles de générateurs de courant Plusieurs méthodes sont possibles pour reproduire l activité du courant dans un modèle d émission. Les générateurs de courant linéaire par morceaux sont les plus simples à mettre en œuvre et permettent de reproduire un courant i(t). Ils peuvent être décrits, entre autre, en langage SPICE ou VHDL-AMS. Pour le modèle LECCS qui est plutôt orienté pour le domaine fréquentiel, il est plus intéressant d utiliser un générateur de courant i(f). a. Générateur de courant linéaire par morceaux (PWL), i(t) Un générateur linéaire par morceaux (PWL : Piece-Wise Linear) est un générateur qui permet de définir à un instant donné la valeur de courant ou de tension associée (Figure 2-28). Une forme plus simple du

89 2- Stratégie de simulation en bruit dérivée d ICEM 65 générateur PWL est un générateur impulsionnel (générateur de signaux triangulaires). Dans ce cas, il faut juste définir l amplitude du pic et les temps de montée et de descente. Quel que soit le générateur utilisé, le signal peut être périodisé. L avantage du générateur PWL, c'est d'être proposé dans tous les logiciels de simulation électrique. D autre part, il est assez simple de faire une routine qui, à partir de la courbe de l activité en courant d un circuit, crée des vecteurs de points temps - courant interprétables par l outil de simulation utilisé. L inconvénient majeur de ce générateur est de dépendre uniquement du temps. Cette source de courant i(t) impose une activité au circuit et ne tient pas compte des variations de l alimentation. Or, comme nous l avons vu dans le chapitre 1, si la tension d alimentation augmente, les transistors commutent plus vite et l appel de courant est plus important. A l inverse une chute de l alimentation ralentit les transistors ce qui limite le pic de courant. Il est donc essentiel de prendre en compte les variations de l alimentation car, par réaction, elles modifient l amplitude et la durée des pics de courant. courant I3 I2 I4 I5 I1 I0 0 T1 T2 T3 T4 T5 Temps Figure : Générateur PWL b. Générateur de courant dynamique en langage comportemental (VHDL-AMS) R. Perdriau [2-7] reprend l idée d un générateur PWL, mais cette fois-ci codée en VHDL-AMS. L avantage de cette solution est de permettre de déclencher une source de courant en fonction des transitions sur les signaux logiques d entrée et du signal d horloge. Par exemple, pour la simulation d un CPU, pour chaque instruction en entrée, un pic de courant caractéristique peut être associé. Nous pouvons donc créer une source de courant i(vg) avec Vg qui tient compte de l évolution temporelle des signaux en entrée. D autre part, R. Perdriau [2-7] envisage également pour les E/S de remplacer les générateurs i(t) et i(vg) par un générateur de courant dynamique i(vd, Vg) proche de celui proposé dans le modèle IMIC (partie 1.2). Dans ce cas, le générateur prend en compte les variations des tensions de drain Vd des transistors et la tension de grille Vg. Plusieurs méthodes permettent de créer une telle source de courant. Le modèle IMIC utilise des tables en SPICE à n dimensions, avec n le nombre de paramètres pris en compte pour déterminer le courant. Pour sa part, R. Perdriau [2-7], a développé en VHDL-AMS une fonction d interpolation des courbes des

90 66 Chapitre 2 : Modélisation des émissions d un circuit intégré transistors du buffer de sortie en fonction de la tension de grille Vg et de la tension de drain Vd. Il est également possible, à partir des courbes I(V) du modèle IBIS (partie 1.1) de déterminer des transistors NMOS et PMOS qui auront un comportement dynamique équivalent à un générateur i(vd, Vg). Mais dans ce cas, il faut disposer des modèles de transistors. Nous détaillerons cette approche dans le partie 3.3. La limitation des générateurs dynamiques i(vd,vg) est que, en l état, ils ne sont applicables que pour les cellules de sortie au sein desquelles nous considérons que l activité en courant provient uniquement du buffer. Pour un bloc de cœur, l activité est répartie sur toutes les cellules et nous ne pouvons pas déterminer un tel générateur. c. Générateur dans le domaine fréquentiel, i(f) Jusqu à présent, les générateurs présentés fonctionnent uniquement dans le domaine temporel. Or, les mesures normalisées [2-32]-[2-33] sont généralement dans le domaine fréquentiel. Il faut donc faire une transformée de Fourier à la fin de la simulation pour pouvoir comparer les résultats de simulation aux mesures. D autre part, les générateurs PWL obligent à échantillonner les courbes temporelles de l activité en courant, ce qui entraîne une certaine imprécision et une perte de l information en haute fréquence. Pour remédier à ces inconvénients, il faudrait effectuer la transformée de Fourier de l activité en courant dès le départ et utiliser dans le modèle d émission une source de courant i(f) en fréquentiel. Par la suite, toutes les simulations seraient effectuées en AC. L avantage de cette approche est de conserver les harmoniques en haute fréquence. De plus, si le réseau passif d alimentation comporte des boîtes noires du type Z(f) ou S(f), le simulateur n aura pas besoin de convertir ces données fréquentielles en un modèle temporel compatible avec les sources i(t). Le modèle LECCS (partie 1.4) est le seul modèle d émission qui propose cette approche du tout fréquentiel, mais il ne précise pas comment implémenter le générateur i(f). En effet, malgré les avantages qu elle comporte, cette méthode n est pas toujours applicable car tous les outils de simulation ne permettent pas de définir directement des sources fréquentiels à n harmoniques. Par exemple, avec le logiciel Eldo de Mentor Graphics [2-19], il faut définir le générateur de courant i(f) comme une source de bruit (NOISE) : Ixx NŒUD_1 NŒUD_2 NOISE TABLE [DEC LOG LIN] (f1,val1) (f2,val2)... avec [DEC LOG LIN] l algorithme d interpolation entre les harmoniques et (f, val) les couples de points (fréquence, valeur de courant). Cette technique peut même s appliquer avec plusieurs générateurs de courant en spécifiant bien dans les options de la simulation que les sources de bruit sont indépendantes. L inconvénient d utiliser une source de bruit est que ces sources ne sont prises en compte que pour des simulations en bruit (simulation fréquentiel). Il n est pas possible de faire des simulations transitoires, DC ou AC. A cause de ces limitations, nous n utiliserons pas de générateur de ce type.

91 2- Stratégie de simulation en bruit dérivée d ICEM Générateur de courant instantané i(t, VDD) en SPICE L objectif est d établir une source de courant i(t,vdd) équivalente à l activité du bloc. M. Georgin [2-34] propose d utiliser un générateur PWL, I(t), obtenu en simulant le bloc à sa tension nominale, auquel il applique un coefficient de correction, calculé à partir de la simulation du circuit pour différentes tensions d alimentation. Il obtient donc un courant de cœur de la forme suivante : I ( t) = M ( V ( t)) I( t) coeur coeur Le coefficient de correction M(Vcoeur) est une fonction linéaire de type a Vcoeur+b. Cette méthode permet donc de tenir compte à la fois du temps et des variations de la tension d alimentation. Ceci correspond donc bien au type de source de courant que nous cherchons à développer. Mais, cette méthode oblige toujours à simuler préalablement toute la netlist SPICE du circuit, pour différentes tensions d alimentation, ce que nous voulons éviter, car cela peut demander beaucoup de temps de simulation. En utilisant le circuit présenté Figure 2-29.a comme circuit de référence (ce bloc sera décrit en détail dans le chapitre 3), nous avons étudié différentes techniques permettant de tenir compte des variations de la tension d alimentation en temps réel [2-35], sans utiliser de générateur PWL. La solution finalement adoptée est une source de courant contrôlée en courant, comme l illustre la Figure 2-29.b. La cellule appelée BASE et d impédance Z(f) contient des portes logiques provenant des librairies standard. Elle reproduit l activité moyenne de la logique d un circuit. Le but est de simuler cette cellule BASE qui ne contient que quelques centaines de transistors et de réinjecter proportionnellement au nombre de transistors en commutation dans le circuit les pics de courant, I(t), qu elle génère. Comme l activité en courant des transistors de la cellule BASE est modifiée selon la tension d alimentation, nous avons bien créé une source de courant dépendant de la tension Vdd. Notre cas d étude était très bien adapté à cette solution, car nous avions la même cellule de BASE dupliquée un grand nombre de fois. Une telle structure pourrait par exemple se retrouver dans une mémoire où la cellule de BASE serait un point mémoire. Pour un bloc de logique, il faudrait adapter la technique en développant une cellule de BASE représentative d une portion du bloc. VDD I ( t Va lim ) VDD I (t) BASE BASE V_alim Icore = ( n 1) I ( t) Netlist Netlist BASE V_alim Netlist Z ( f ) VSS n 1 n fois 2-29.a : Structure du bloc étudié VSS 2-29.b : Modèle proposé avec une source de courant contrôlée en courant Figure : Cas étudié pour valider le générateur de courant instantané i(t, Vdd)

92 68 Chapitre 2 : Modélisation des émissions d un circuit intégré Remarque : Nous pouvons observer sur la Figure 2-29.b, que l impédance équivalente de la cellule de BASE Z(f)/(n-1) a été placée en série avec la source de courant pour garder la même impédance que dans le bloc initial. En effet, si nous calculons l impédance d entrée du bloc de la Figure 2-29.a, nous obtenons : Z( f ) Z ( 1,1) = avec Z(f) l impédance d une cellule de base et n le nombre de cellules. Eq. (2.15) n Pour le modèle de la Figure 2-29.b, nous avons : I Va ( t) = I( t) + ( n 1) * I( t) = n * I( t) d où lim Va lim Z( f )* I( t) Z( f ) Z(1,1) = = = Eq. (2-16) I n * I( t) n Nous retrouvons bien la même impédance d entrée Z(1,1). Il serait faux d utiliser un modèle avec l impédance en parallèle à la source de courant comme sur la Figure En effet, dans ce cas, l impédance Z(1,1) est égale à Z(f)/[2 (n-1)], comme le montre le calcul suivant : I ( t) = 1 I Va lim d où Va lim Va lim = ( n 1) * Z( f ) Z( f ) n 1 I Va lim I( t) = Z( f ) 1 ( t) = ( n 1) * I( t) ( t) = I( t) + I1( t) + ( n 1) * I( t) = 2 *( n 1) * I( t) Va lim Z( f ) * I( t) Z( f ) Z(1,1) = = = Eq. (2-17) I 2*( n 1) * I( t) 2*( n 1) a lim I ( t Va lim ) VDD I(t) I 1 ( t) BASE V_alim Netlist VSS Figure : Modèle parallèle (modèle( incorrect car il ne représente pas l impédance du bloc de la Figure a) Comparaison des générateurs de courant i(t) et i(t, vdd) Afin d évaluer la précision des générateurs i(t) et i(t, vdd), nous simulons le circuit de la Figure 2-31.a. Nous comparons ensuite les courants I(Valim) et Icore, obtenus avec ce circuit, à ceux simulés avec les modèles présentés Figure 2-31.b et c. Le générateur de courant du modèle de la Figure 2-31.b est une source de a lim Z( f ) Icore = ( n 1) I ( t) n 1 courant PWL, reproduisant le courant du circuit sans tenir compte du réseau passif d alimentation. Ce pic de courant a été échantillonné à partir de la simulation du circuit de référence (description en SPICE). Le modèle intégrant une source de courant contrôlée en courant (Figure 2-31.c) contient une cellule BASE afin de tenir

93 2- Stratégie de simulation en bruit dérivée d ICEM 69 compte de l effet de la variation des tensions VDD et VSS sur le fonctionnement des transistors, ce qui n est pas le cas dans le modèle utilisant un générateur PWL. I Va lim ( t) 0.1Ω 2nH 1Ω VDD Icore I ( t Va lim ) V_alim V_alim 0.1Ω 2nH 1Ω 0.5pF Z( f ) pF BASE Netlist BASE Netlist VSS 0.1Ω 2nH 1Ω 20 fois 2-31.a : Circuit de référence simulé I Va lim ( t) 0.1Ω 2nH 1Ω VDD Icore VSS 0.1Ω 2nH 1Ω 2-31.b : Modèle du circuit avec un générateur PWL, i(t) V_alim 0.5pF 0.1Ω 2nH 1Ω Icore VDD I(t) BASE Netlist VSS 2-31.c : Modèle du circuit avec une source de courant contrôlée en courant Figure : Modèles possibles du circuit Icore avec netlist SPICE Icore avec source de courant contrôlée en courant Icore avec générateur PWL 2-32.a : Courant consommé par le cœur (sans tenir compte du réseau passif d alimentation) I(Valim) avec netlist SPICE I(Valim) avec source de courant contrôlée en courant I(Valim) avec générateur PWL 19I ( t) Z( f ) b : Courant consommé sur l alimentation V_alim en tenant compte du réseau passif d alimentation Figure : Simulation du courant consommé selon les modèles

94 70 Chapitre 2 : Modélisation des émissions d un circuit intégré Le pic de courant Icore, consommé par le cœur sans tenir compte du réseau passif d alimentation, a une amplitude très proche pour les trois cas simulés (Figure 2-32.a). Par contre, si nous prenons en compte le réseau d alimentation (Figure 2-32.b), nous constatons que le modèle avec le générateur PWL est beaucoup moins précis que le modèle avec la source de courant contrôlée en courant. Le fait que le courant de cœur soit imposé quelle que soit la tension d alimentation entraîne des pics de courant plus importants (36% de différence sur le premier pic de courant). Le modèle avec la source de courant contrôlée en courant, donne des résultats très proches de la simulation du circuit avec la netlist SPICE (8% d écart sur le premier pic de courant). Le Tableau 2-4 récapitule les caractéristiques de chaque cas étudié. Il faut noter que pour le générateur PWL, la simulation est très brève, mais qu il a fallu au préalable faire une simulation de la netlist SPICE du circuit sans le réseau d alimentation. Tableau : Comparaison des modèles de générateurs Nombre de transistors Temps de simulation Erreur sur le premier pic de courant Circuit de référence (netlist SPICE) h 05min référence Modèle avec le générateur PWL Aucun 2sec + 6h 51min pour obtenir 36% le générateur PWL Modèle avec la source de courant contrôlée en courant min 35sec 8% 3. MODELISATION DES ENTREES/SORTIES Nous avons vu dans la partie 2.1.3, comment extraire la valeur de la capacité d un plot métallique. Il nous reste encore à estimer le courant consommé par le cœur des entrées/sorties (E/S). Nous pourrions utiliser la même méthode de modélisation que pour le cœur du circuit (partie 2.2). Mais, comme par la suite nous voulons faire des études dédiées aux couronnes d E/S, nous avons mis en place un modèle plus précis qui tient compte des signaux de commande, des temps de propagation et de la charge en sortie. Auparavant, nous présentons la structure d une E/S standard. 3.1 Description d une entrée/sortie Plot d entrée/sortie Les entrées/sorties (E/S) servent d interface entre le cœur du circuit et le monde extérieur. Elles sont constituées d un plot métallique et d un cœur analogique (Figure 2-33.a). Le plot métallique, également appelé pad, permet de souder le fil de connexion (bonding) entre le circuit et le boîtier (Figure 2-33.b). Du fait des

95 3- Modélisation des entrées/sorties 71 contraintes mécaniques et des limitations techniques, la taille d un plot varie entre 50µm*50µm et 100µm*100µm selon les technologies et le type d option choisis (linéaire, double rangée, quinconce ). La surface d un plot peut paraître très importante comparée à la taille d une cellule logique, mais il faut se rappeler que les E/S permettent de passer entre deux domaines, la microélectronique à l intérieur du circuit et l électronique sur la carte d application, les tailles géométriques entre ces deux mondes étant bien souvent d un rapport a : Vue layout d une E/S Coeur de l E/S Plot Structure du cœur d une entrée/sortie a. Structure du coeur d une entrée standard Couche de nitride (passivation) Métal 6 Via 6 Via 1 Métal 1 Bille de soudure Ouverture de nitride 2-33.b : Vue en coupe et photographie au rayon X d un pad et des bondings Figure : Entrées/sorties Une cellule d entrée est le plus souvent constituée par des protections contre les décharges électrostatiques (ESD : electrostatic discharge ) ainsi qu un buffer ou un trigger de Schmidt (Figure 2-34). Il peut également y avoir une cellule pour adapter le niveau de tension extérieure à celui du cœur du circuit ( level shifter ). Figure : Schéma électrique simplifié d une entrée

96 72 Chapitre 2 : Modélisation des émissions d un circuit intégré Les protections ESD sont le plus souvent constituées par une résistance série et un pont de diodes. La résistance permet de dissiper une partie de l énergie des décharges et de réduire les surtensions. Les deux diodes écrêtent les signaux en évacuant les charges vers les alimentations. Le buffer d entrée permet d amplifier le signal provenant de l extérieur et de l envoyer dans le cœur du circuit. Lorsque le signal en entrée est fortement bruité, il est préférable d utiliser un trigger de Schmidt au lieu d un simple buffer pour éviter des problèmes de rebonds parasites (Figure 2-35). Signal entrant Signal en sortie du trigger Signal en sortie du buffer Figure : Comparaison d un signal en sortie d un buffer et en sortie d un trigger de Schmidt b. Structure du coeur d une sortie standard délai Une cellule de sortie est généralement constituée de trois parties (Figure 2-36) : un bloc de commande qui, en fonction des signaux appliqués en entrée, met la sortie dans le mode de fonctionnement correspondant (mode de test, pull up, pull, down, mode normal ). Ce bloc comprend uniquement de la logique combinatoire et fonctionne à la même tension que le cœur du circuit. un bloc de préamplification, appelé predriver. Lorsque la sortie est compensée, cette cellule permet de contrôler les pentes des signaux qui attaquent le buffer de sortie en fonction des conditions de process, de tension et de température (conditions PVT 14 ), afin de réduire au maximum les pics de courant sur l alimentation. Nous étudierons plus en détail le principe de la compensation dans la partie Ce bloc translate également le signal de la tension de cœur (vdd/gnd) à la tension de la carte (vdde/gnde). un buffer de sortie, dont le rôle est d amplifier le signal pour qu il soit conduit correctement vers l extérieur. Lorsque la sortie est compensée, ce bloc permet d avoir une adaptation d impédance du buffer de sortie par rapport à la charge (voir partie 3.1.3). 14 PVT: Process-Voltage-Temperature.

97 3- Modélisation des entrées/sorties 73 vdd vdde sortie Cellule de commande Predriver Buffer de sortie Plot de sortie gnd gnde Figure : Structure d une sortie En plus de ces trois parties, la cellule de sortie inclut également un pont de diode pour se protéger des décharges électrostatiques. La Figure 2-37 montre le schéma électrique simplifié d une sortie. Figure : Schéma électrique simplifié d une sortie c. Structure du cœur d une entrée/sortie bidirectionnelle standard Une E/S bidirectionnelle comprend à la fois un buffer d entrée et un buffer de sortie (Figure 2-38). Figure : Schéma électrique simplifié d une E/S bidirectionnelle Il faut noter que même si la partie de cœur d une entrée prend beaucoup moins de place que celle d une E/S bidirectionnelle, la taille de ces deux cellules sera identique à cause des contraintes physiques (continuité des rails, taille des plots métalliques ) pour construire une couronne d E/S. De ce fait, dans les dernières technologies (90nm et suivantes), les librairies standard d E/S de STMicroelectronics ne comprennent plus que des E/S bidirectionnelles.

98 74 Chapitre 2 : Modélisation des émissions d un circuit intégré Entrées/sorties compensées a. But de la compensation Le but de la cellule de compensation est de contrôler la pente du signal en entrée du buffer de sortie (signal généré par le predriver) ainsi que d adapter son impédance quelles que soient les conditions PVT [2-36]. Nous avons vu dans le chapitre 1 que la commutation d un buffer génère un pic de courant sur l alimentation. Un moyen pour réduire ce pic est d avoir une commutation du signal d entrée la plus lente possible. Dans ce cas, nous diminuons la pente du courant (di/dt) et par conséquent l amplitude du pic de courant sur l alimentation. Lors de leur conception, les buffers de sortie sont optimisés pour avoir une pente de courant minimale. Afin de respecter les spécifications, la cellule de compensation permet de réajuster cette pente en fonction des conditions PVT. Elle fournit un code de compensation (code binaire sur sept bits) qui commande la pente du signal en sortie du predriver (Figure 2-39). Ainsi, si le circuit est dans des conditions PVT lentes 15, la pente du signal en entrée du buffer de sortie est très faible et risque d être en dehors des spécifications. Dans ce cas, le bloc de compensation génère un code qui force le predriver à augmenter la pente du signal. Dans le cas contraire (conditions PVT rapides 16 ), lorsque le signal a des fronts très raides, le bloc de compensation génère un code qui ralentit les transitions du signal. Bloc de compensation Courant de référence Comparateur + convertisseur Courant mesuré Coeur du circuit code de compensation in / out E/S Couronne d E/S fil de bonding broche du boîtier (lead) Figure : Synoptique d une E/S avec un bloc de compensation Le bloc de compensation est constitué de trois parties : capacité externe un bloc de référence qui génère un courant de référence (cellule de bandgap). Ce courant de référence est très peu dépendant des conditions PVT. un bloc de mesure qui crée un courant dépendant des conditions PVT, 15 Conditions où le process et la tension sont minimaux et la température est maximale 16 Conditions où le process et la tension sont maximaux et la température est minimale

99 3- Modélisation des entrées/sorties 75 un bloc de conversion qui calcule le code de compensation en fonction de la comparaison du courant de référence et du courant mesuré. b. Principe de la compensation d une entrée/sortie Le pic de courant sur les alimentations dû à la commutation des E/S peut être très important si tous les buffers de sortie commutent simultanément. Pour éviter cela, le signal attaquant le buffer de sortie a été dissocié entre les transistors NMOS et PMOS du buffer afin que ces transistors ne soient jamais en conduction en même temps. Le courant de court-circuit entre VDDE et GNDE est ainsi évité. D autre part, en plus de contrôler les signaux en entrée du buffer de sortie, le code de compensation commande également l impédance de sortie. En fonction des conditions PVT, la compensation active plus ou moins d étages du buffer. Ce mécanisme permet ainsi de contrôler la pente du signal de sortie. La Figure 2-40 montre le schéma de principe de la compensation dans une E/S. code de compensation Source de courant variable Source de courant variable Predriver VDDE GNDE 7 PD ND VDDE GNDE Buffer de sortie Figure : Schéma de principe d une E/S compensée capacité externe Le contrôle des pentes des signaux ND et PD signifie que, pour un front montant, le signal ND commandant le transistor NMOS est ralenti et que, pour un front descendant, c est le signal PD qui est ralenti. La Figure 2-41 montre l allure des signaux ND et PD.

100 76 Chapitre 2 : Modélisation des émissions d un circuit intégré Figure : Allure des signaux ND et PD attaquant le buffer de sortie 3.2 Evaluation des modèles d émission existants pour les entrées/sorties Comme nous l avons vu dans la partie 1, il existe des modèles génériques d E/S. Mais, ces modèles sont surtout orientés pour l intégrité de signal. En règle générale, leur principe est de remplacer les composants actifs (transistors et diodes) par des tables de caractéristiques, et d ajouter des éléments passifs R, L et C représentant le routage dans le circuit, le boîtier et la charge. Mais ces modèles sont souvent insuffisants pour l étude des émissions parasites, car ils ne tiennent pas compte de l activité en courant du circuit qui influe sur les E/S. Ainsi, IBIS ne prend pas du tout en compte les fluctuations des tensions d alimentation. Pour IMIC, même si le courant sur les alimentations des E/S est représenté, le courant de cœur n est pas modélisé. Afin de pallier à ces inconvénients, plusieurs méthodes dérivées de ces modèles ont été proposées. Dans les paragraphes suivants, nous étudions deux de ces méthodes : un modèle comportemental en SPICE établi à partir d IBIS [2-37]-[2-38] et un modèle en VHDL-AMS remédiant aux principaux inconvénients de IBIS et IMIC et proposé pour ICEM [2-39] Modèle comportemental issu d IBIS P. F. Tehrani [2-37] propose une méthode pour extraire une courbe i(t) à partir des caractéristiques I(V) des transistors contenues dans le modèles IBIS. Il remplace alors dans le schéma électrique équivalent du modèle IBIS (Figure 2-2) chacun des transistors du buffer de sortie par un générateur de courant en parallèle à une résistance. Ce modèle ne résout pas encore tous les problèmes. En effet, il considère que les deux transistors du buffer de sortie commutent en même temps. Or, nous avons vu dans la partie que ce n était pas le cas ; les signaux de commandes sont décalés dans le temps (Figure 2-41). Pour remédier à cet inconvénient, Y. Wang [2-38] remplace le générateur i(t) par un générateur de type K*x(t)*I(V). Le facteur K*x(t) représente le degré de transition du transistor entre les niveaux haut et bas. Pour tenir compte du décalage des commutations des transistors du buffer de sortie, les fonctions u(t) et d(t) sont indépendantes (Figure 2-42). L inconvénient de cette méthode est que les réponses temporelles x(t) ont été établies pour une charge donnée en sortie.

101 3- Modélisation des entrées/sorties 77 K*u(t)*Ipu(V) Ivdd_clamp(V) PAD PIN K*d(t)*Ipd(V) Ignd_clamp(V) R_pkg C_comp L_pkg C_pkg Buffer de sortie Diodes de protection Figure : Modèle comportemental dérivd rivé é d IBIS Modélisation en VHDL-AMS proposée pour ICEM Le modèle en VHDL-AMS proposé par R. Perdriau [2-39] reprend la même structure que le modèle IBIS (Figure 2-43). Le nouvel apport de ce modèle est la modélisation des transistors du buffer de sortie. En effet, ils sont ici décrits en fonction de leur tension de grille Vg et de leur tension drain/source Vd. Ceci permet de tenir compte de la charge en sortie et de l évolution temporelle des signaux de commande. Par contre, les diodes de protections sont toujours décrites comme dans IBIS par leur caractéristique I(V). I(Vd,Vg) I(V) I(V) Vg(t) 2-43.a : Modèle d une entrée 2-43.b : Modèle d une sortie Figure : Modèle ICEM générique g proposé é par [ ] pour les E/S Les courbes I(Vd) en fonction de Vg, sont obtenues à partir d une simulation paramétrique sous Eldo. Par la suite, le buffer est modélisé en VHDL-AMS par une fonction d interpolation qui calcule le courant de drain à partir des tensions Vd et Vg. L avantage de ce modèle est qu il sépare les commandes du buffer de sortie. D autre part, l interpolation des courbes Id(Vds) permet une bonne précision (écart inféreur à 5%) lorsque les transistors travaillent dans leur zone de saturation au moment de la commutation (Figure 2-44). Par contre, si la charge est faible et que les transistors restent dans leur zone linéaire ou dans le coude de la caractéristique Id(Vds), l erreur est beaucoup plus importante (supérieure à 10%). Ceci est souvent le cas pour des sorties fonctionnant à des fréquences élevées car les buffers sont surdimensionnés par rapport à la charge pour commuter rapidement.

102 78 Chapitre 2 : Modélisation des émissions d un circuit intégré Zone linéaire Coude Zone saturé imprécisions Figure : Comparaison de la courbe Id(Vds) et de son interpolation linéaire Même si ce modèle intègre un certain nombre de paramètres, il ne résout que partiellement le problème des signaux en entrée du buffer. En effet, bien souvent, nous ne disposons pas de la forme des signaux Vg. Nous connaissons uniquement leurs niveaux logiques et ne disposons d aucune caractérisation précise des transitions. Or, la pente de ces signaux est un paramètre majeur dans l amplitude du pic de courant du buffer de sortie. Ce modèle en VHDL-AMS est un modèle générique ; il ne peut intégrer les blocs qui précèdent le buffer de sortie car ils dépendent de la structure des sorties de chaque fabricant. 3.3 Proposition d un modèle d émission pour les sorties Afin d évaluer le bruit sur les alimentations dans les couronnes d E/S, nous avons besoin d un modèle à la fois précis et rapide à simuler. De plus, il doit être facile à déterminer, car un grand nombre de librairies d E/S devra être modélisé, en moyenne trois E/S pour chaque tension d alimentation et chaque technologie pour les librairies standard. D autre part, les E/S standard sont généralement compensées ; le modèle doit donc être évalué pour chaque condition PVT. Nous nous limiterons dans notre étude au cas typique. Enfin, nous ne modéliserons que le predriver et le buffer de sortie des E/S bidirectionnelles, car nous nous intéressons uniquement au pic de courant sur l alimentation analogique dédiée aux E/S (VDDE-GNDE, Figure 2-45). Le pic de courant dû au buffer d entrée sur l alimentation digitale, utilisée pour le coeur (VDD-GND) est beaucoup plus faible et ne pose pas encore de problème de bruit. D autre part, les diodes de protection ne fonctionnent que lorsque le signal en entrée descend en dessous de VSS-VT, avec VT la tension de seuil de la diode, ou monte au dessus de VDD+ VT. Cela correspond au cas où il y a une décharge électrostatique dans le circuit. Notre étude se limitant aux conditions normales de fonctionnement du circuit, nous ne modélisons pas ces diodes. Nous rappelons que ce modèle est destiné à un usage interne afin d aider à la conception des circuits. Le modèle peut donc contenir des informations confidentielles.

103 3- Modélisation des entrées/sorties 79 vdd entrée Buffer d entrée sortie gnd vdd Cellule de commande Predriver Buffer de sortie Plot de l E/S gnd Modélisation du buffer de sortie a. Choix du modèle vdde gnde Figure : Schéma bloc d une E/S bidirectionnelle Dans le modèle en VHDL-AMS présenté dans la partie 3.2.2, le fait de simuler sous Eldo le buffer de sortie pour échantillonner les caractéristiques I(Vd,Vg) suppose d avoir accès aux modèles des transistors. Dans notre cas, au lieu de compliquer le modèle en utilisant une fonction d interpolation en VHDL-AMS pour calculer le courant I(Vd,Vg), nous prenons directement les modèles de transistors. La question de la confidentialité ne se pose pas, car ces modèles ne sont pas destinés à des clients ; ils seront utilisés en phase de conception afin d optimiser au niveau émission les couronnes d E/S. Concernant le temps de simulation, la différence est très faible par rapport à des tables de caractéristiques I(V), car il y a très peu de transistors dans le buffer de sortie. Ce dernier est composé d inverseurs cascodés placés en parallèle (Figure 2-46). Selon, les conditions PVT, le bloc de compensation active plus ou moins d inverseurs. Par contre, pour ne pas avoir tous les étages d inverseurs à simuler, nous calculons la taille d un inverseur de sortie équivalent. PD en en en ND en en en Figure : Schéma du buffer de sortie

104 80 Chapitre 2 : Modélisation des émissions d un circuit intégré b. Extraction des courbes I(V) du buffer de sortie La première étape de la modélisation du buffer de sortie consiste à extraire ses caractéristiques Id(Vds) dans le cas typique. La Figure 2-47 montre le schéma de principe permettant d extraire ces courbes. La caractéristique du transistor NMOS est obtenu en fixant la tension de grille à 1 et en faisant une simulation de type DC de Id(Vds). De la même manière, la caractéristique du transistor PMOS est obtenue en fixant la tension de grille à 0. Le fichier SPICE utilisé pour calculer les caractéristiques Id(Vds) est donné en annexe B, partie C irc u it In tég ré 1 C ircu it Intég ré 0 V D D V D D c. Calcul de la taille du buffer de sortie A A V SS V Sortie à l'état bas V SS V Sortie à l'éta t h au t I D P M O S Figure : Extraction des courbes Id(Vds) La Figure 2-48 montre les deux modèles envisagés pour simplifier le buffer de sortie. Le premier modèle est un simple inverseur. Le second reprend la structure cascodée déjà vu sur la Figure PD ND PD ND N M O S V D S I D V D S 2-48.a : Modèle sans cascode du buffer de sortie 2-48.b : Modèle cascodé du buffer de sortie Figure : Modèles du buffer de sortie

105 3- Modélisation des entrées/sorties 81 Nous voulons déterminer la longueur et la largeur des transistors NMOS et PMOS du buffer de sortie. Nous devons donc établir pour chaque transistor un système de deux équations à deux inconnues. Malheureusement, le logiciel Eldo ne peut résoudre que des systèmes à une équation et une inconnue. Il faut simplifier notre problème. L étude du design du buffer de sortie révèle que la largeur des transistors est fixée au minimum de la technologie. Par conséquent, nous prenons cette valeur pour nos modèles. D autre part, nous observons que pour la structure cascodée les deux transistors NMOS sont identiques. Dans le modèle, nous garderons cette particularité en donnant la même longueur à ces deux transistors. En pratique, nous relevons un couple de points dans la zone saturée de la caractéristique Id(Vds) de chacun des transistors NMOS et PMOS. Nous faisons ensuite les mêmes simulations sous Eldo que sur la Figure 2-47, en remplaçant le buffer de sortie par son modèle. Au lieu de faire une simulation DC, nous utilisons la commande.solve de Eldo qui calcule la longueur du transistor permettant de retrouver le couple de points Id(Vds). Le fichier SPICE utilisé pour déterminer la taille des transistors est donné en annexe B, partie La Figure 2-49 montre la comparaison des caractéristique Id(Vds) du buffer de sortie de la cellule BD4CARDQP_2V5_LIN en technologie 90nm et des deux modèles étudiés. Nous remarquons que le modèle non cascodé est moins précis que le modèle cascodé pour le transistor NMOS ; la courbe du modèle cascodé se confond avec celle du buffer. Par contre, pour le transistor PMOS, les deux modèles sont équivalents ; les trois courbes sont confondues. Cela est dû au fait que seuls les transistors NMOS sont cascodés pour cette E/S. Cette simulation montre qu il est préférable de garder la même structure de buffer de sortie dans le modèle. Caractéristique du NMOS Caractéristique du PMOS Figure : Caractéristiques du buffer de sortie de la cellule BD4CARDQP_2V5_LIN et de ses modèles Modélisation du bloc de commande et du predriver a. Choix du langage Le bloc de commande est un bloc purement logique. Il est alimenté au même niveau de tension (VDD- GND) que le cœur. La contribution en bruit de ce bloc étant faible, il n est pas nécessaire de modéliser son activité en courant. Une description comportementale en VHDL peut suffire pour représenter cette partie.

106 82 Chapitre 2 : Modélisation des émissions d un circuit intégré D autre part, nous voulons également modéliser le predriver. Pour ce bloc analogique, nous devons pouvoir détecter le passage des entrées au dessus ou en dessous des seuils de commutations et délivrer des signaux analogiques en sortie. Il est donc plus adapté d utiliser du VHDL-AMS. b. Etude du predriver Le predriver fait l interface entre le bloc de commande et le buffer de sortie. Il faut donc qu il adapte le niveau de tension entre VDD et VDDE lorsque c est nécessaire et qu il contrôle les pentes des signaux entrant dans le buffer de sortie. Ce bloc est connecté sur les alimentations VDD-GND et VDDE-GNDE (Figure 2-45). Les pics de courant générés par le predriver sur l alimentation VDD-GND sont faibles et ne posent pas de problèmes d émission. Par contre, l activité en courant de ce bloc sur VDDE-GNDE demande à être étudiée plus en détail. La Figure 2-50 montre le pic de courant sur VDDE lors de la commutation de la sortie du BD4CARDQP pour différentes charges. Nous constatons que ce pic est composé de deux contributions : un premier pic d environ 3.5mA dû à la commutation du predriver. Son amplitude est constante quelle que soit la transition (front montant ou descendant) et ne dépend pas de la charge. un second pic dû au buffer de sortie dont l amplitude dépend de la valeur de la charge et du type de transition. 500fF 3pF 10pF Pics de courant du predriver Pics de courant du buffer de sortie Figure : Pics de courant sur VDDE dus aux fronts montant et descendant d une E/S BD4CARDQP pour plusieurs valeurs de charges en sortie Comme le pic du predriver ne dépend ni de la charge, ni de la pente du signal en entrée de la cellule, nous modélisons ce courant par un générateur PWL de type i(t). Cette solution est la plus simple à mettre en œuvre et est bien adaptée au VHDL-AMS. Cependant, elle est indépendante des fluctuations de l alimentation. Or, le courant maximum du predriver peut varier entre 2.5mA et 4.5mA selon la tension. La prise en compte de ce paramètre compliquerait grandement le modèle pour un apport assez limité. Il ne faut pas oublier que le

107 3- Modélisation des entrées/sorties 83 courant de predriver est bien souvent très inférieur au courant du buffer de sortie (Figure 2-50) et ne constitue qu une part des émissions en bruit. En plus du courant de predriver, le modèle doit générer les signaux de commande du buffer de sortie (signaux ND et PD sur la Figure 2-46). La forme de ces signaux est très importante, car elle modifie très largement l amplitude du pic de courant due au buffer de sortie. Nous utilisons, là encore, un générateur PWL dépendant uniquement du temps. Nous ne prenons pas en compte ce paramètre, car en cas de variation de la tension d alimentation, la cellule de compensation agira sur le code de compensation pour que ces signaux varient le moins possible. c. Modèle du bloc de commande et du predriver La Figure 2-51 montre le schéma bloc du circuit qu il faut implémenter en VHDL-AMS. Le modèle est composé d une partie logique qui reprend la logique du bloc de commande et qui déclenche la partie analogique du predriver. Nous n avons pris en compte que le signal En et l entrée A de la cellule de commande, mais il est facile d ajouter à cette partie l ensemble des signaux de contrôle tels que les modes de test. Le predriver est représenté par deux sources de courant ILevel_shifter et Ipredriver et deux générateurs de signaux VND et VPD. Tous ces générateurs PWL sont déclenchés par le bloc de commande lorsque le signal d entrée A franchit les seuils de détection au niveau bas ou au niveau haut. En A Bloc de commande GND I level_shifterr VDDE GNDE I predriver V PD V ND Figure : Schéma bloc équivalent au bloc de commande et au predriver Nous dissocions le courant de predriver entre les deux générateurs ILevel_shifter et Ipredriver, car ces sources ne sont pas connectées aux mêmes nœuds de masse. Le level shifter qui permet d adapter les niveaux de tension est connecté à la masse digitale GND alors que la partie qui gère la compensation est connectée à la masse PD ND analogique GNDE.

108 84 Chapitre 2 : Modélisation des émissions d un circuit intégré Le listing du bloc est donné à l annexe B, partie 1.2. Notre modèle étant plutôt destiné à l étude du bruit qu à l intégrité de signal, nous avons fait quelques simplifications dans les événements possibles sur les entrées. Ainsi, l écart entre deux transitions sur A doit être supérieur à 6.35ns, soit une fréquence maximale de 157MHz dans le cas d un signal périodique. Ce temps correspond au temps de transition le plus long pour les signaux ND et PD. A cause des générateurs PWL, une fois les sources démarrées, il faut attendre que les signaux ND, PD, Ilevel_shifter et Ipredriver aient fini de parcourir leurs tables d échantillonnage, sinon nous pouvons avoir un offset sur les signaux (Figure 2-52.a). La prise en compte de cette limitation n apporterait rien à l étude de bruit ; c est pour cela que nous ne l avons pas implémentée. Seules les interruptions sur le signal En sont supportées dans le code (Figure 2-52.b). Lorsque le signal En est à 1 (l E/S est inactive), les signaux ND et PD sont opposés pour limiter la consommation en courant du buffer de sortie (Figure 2-52.b). Offset sur le signal PD Ecart entre deux transitions < 6.35ns 2-52.a : Génération des signaux ND et PD ne respectant pas les conditions sur l entrée A En=1 => ND et PD en opposition 2-52.b : Génération des signaux ND et PD respectant les conditions sur l entrée A Figure : Simulation des signaux ND et PD en fonction des entrées A et En

109 3- Modélisation des entrées/sorties Evaluation du modèle complet Nous avons modélisé le buffer de sortie en SPICE alors que le modèle du predriver est en VHDL-AMS. Or, nous voulons interfacer ensemble ces deux blocs. Il faut donc utiliser un outil de simulation mixte tel que le logiciel ADVance-MS 17 de Mentor Graphics [2-5] pour réussir à co-simuler le modèle global. Comme les alimentations et les signaux d E/S sont analogiques, nous choisissons de décrire l interfaçage des blocs en SPICE [2-40]-[2-41]. La Figure 2-53 montre la structure du modèle complet ainsi que le langage utilisé. Le fichier de simulation du circuit complet est présenté en annexe B, partie 1.3. Le predriver est inclus dans ce fichier comme un macromodèle. Niveau haut du modèle (SPICE) Predriver (VHDL-AMS) En A VDD Bloc de commande GND I level_shifter VDDE GNDE I predriver PD ND V PD V ND Figure : Hiérarchie du modèle complet Buffer de sortie (SPICE) VDDE La Figure 2-54 montre la comparaison des pics de courant sur les alimentations VDDE et GNDE entre la netlist SPICE du BD4CARDQP et le modèle pour une charge de 10pF. La différence sur l amplitude maximale des pics est inférieure à 5% et la forme générale de l activité est globalement respectée, en particulier la pente des pics (di/dt). PD ND GNDE Figure : Comparaison des pics de courant générés par le modèle et la netlist SPICE du BD4CARDQP 17 v4.2_1.1, version de mars 2005

110 86 Chapitre 2 : Modélisation des émissions d un circuit intégré Pour vérifier la précision du modèle, nous avons modélisé neuf E/S standard et nous les avons simulées à chaque fois avec différentes valeurs de charges. Les résultats sont en ligne de ceux obtenus avec le BD4CARDQP et montre une précision du modèle supérieure à 10% sur le pic de courant maximum quelle que soit la charge. D autre part, les temps de simulation sont beaucoup plus courts dans le cas du modèle. Lorsque nous simulons la netlist SPICE de la cellule BD4CARDQP, il faut environ 1min 30sec de temps CPU, alors qu il faut seulement une dizaine de secondes pour simuler le modèle. Ce modèle permet à partir des niveaux logiques du signal en entrée de recréer les pics de courant d une E/S bidirectionnelle standard utilisée en sortie. Par rapport au modèle en VHDL-AMS présenté dans la partie 3.2.2, nous modélisons complètement la sortie en partant du signal digital fourni par le cœur jusqu à la sortie du buffer. Nous remarquons que le pic de courant de l E/S est indépendant des temps de montée et de descente du signal digital provenant du coeur. Par contre, il dépend de la charge et de la tension d alimentation VDDE- GNDE. Ces deux paramètres sont donc intégrés dans le modèle du buffer de sortie. Le predriver reproduit de manière assez précise les signaux de commandes ND et PD, mais il ne tient pas compte des fluctuations d alimentation pour ne pas trop compliquer ce modèle. 4. CONCLUSION Dans ce chapitre, nous avons présenté différents modèles d émission existants. ICEM nous est apparu comme le plus approprié pour mener des études de bruit, même s il ne fait que proposer quelques méthodes pour obtenir les paramètres du modèle sans définir de règles strictes. Nous avons donc proposé un nouveau modèle, dérivé d ICEM, qui définit précisément l obtention de chaque paramètre à partir du schéma ou du dessin du circuit. Cette approche doit permettre de prédire le bruit dès la phase de conception du circuit, sans disposer de résultats de mesure. En particulier, nous avons comparé différentes méthodes pour modéliser l impédance du cœur et l activité en courant ; une boîte noire Z(f) et un générateur i(vg, Vdd) se révélant les plus précis. Afin de pouvoir simuler des couronnes d E/S, nous avons également développé un modèle d émission dédié, utilisant une partie en VHDL-AMS et un bloc en SPICE. Cette approche a permis de diminuer significativement le temps de simulation tout en gardant une bonne précision des résultats et pourra être utilisée pour l étude d une couronne d E/S. Dans les chapitres 3 et 4, nous appliquons notre modèle d émission en bruit dérivé d ICEM à un circuit de test, appelé CESAME. Nous évaluerons ensuite la précision du modèle en le comparant à des mesures sur silicium.

111 5- Références REFERENCES [2-1] Using IBIS models to validate your design, Application note 804, July 2004 [2-2] Official EIA IBIS Open Forum home page [2-3] IEC : IBIS, Electronic behavioral specifications of digital integrated circuits I/O Buffer Information Specification [2-4] ANSI/EIA-656-A, I/O Buffer Information Specifications, IBIS specifications, v4.1, Feb. 2004, [2-5] ADVance-MS, Mentor Graphics, [2-6] HSPICE, Synopsys, [2-7] R. Perdriau, Méthodologie de prédiction des niveaux d émission conduite dans les circuits intégrés, à l aide de VHDL-AMS, thèse présentée à l Université Catholique de Louvain (Belgique), Mars 2004 [2-8] EIAJ ED-5302, Standard for I/O Model for Integrated Circuits (IMIC), [2-9] IEC , Cookbook for Integrated Circuit Emission Model (ICEM), UTE 47A EMC Task force, [2-10] IEC , Integrated Circuits Emission Model (ICEM), Draft technical report, IEC, Nov [2-11] UTE 47A WG2, EMC Task force [2-12] J. L. Levant, M. Ramdani, E. Tinlot, R. Perdriau, ICEM modelling of microcontroller current activity, Microelectronics Journal, special section on EMC compo 02, 2003 [2-13] E. Sicard, Habilitation à diriger des recherches, Université Paul Sabatier, spécialité électronique, Toulouse, pp , 1999 [2-14] L. Girardeau, IC Impedance Modeling, Design/Layout extraction approach, internal report, STMicroelectronics, CMG R&D, Draft Rev 0.1, Nov [2-15] O. Wada et al., Power current model of digital IC with internal impedance for power decoupling simulation, Proceeding of 4 th European Symp. on EMC, vol. 2, pp , Sep [2-16] H. Osaka, D. Tanaka, O. Wada, R. Koga, A Linear Equivalent Circuit and a Current Source Model with I/O (LECCS-I/O) for simulating multi-bit drives, Proceeding of 4 th Int. Workshop on Electromagnetic Compatibility of Integrated Circuits, EMC Compo 04. March 2004 [2-17] B. Gerbert-Gaillard, EMI Modelling of IC core, toward a core model based on current evaluation and RC extraction, tomes 1 et 2, rapport de DEA, Institut des sciences et des technologies, Université J. Fourier, Grenoble, Sept [2-18] L. Courau, B. Gerbert-Gaillard, EMI modeling of integrated circuits using pattern simulation, Proceeding of 3 rd Int. Workshop on Electromagnetic Compatibility of Integrated Circuits, EMC Compo 02. Nov. 2002

112 88 Chapitre 2 : Modélisation des émissions d un circuit intégré [2-19] Eldo, Mentor Graphics, [2-20] Star-RCXT, Synopsys, [2-21] N. Delorme, M. Belleville, J. Chilo, Inductance and capacitance analytic formulas for VLSI interconnects, Electronic letters, vol 32, n 11, pp , May [2-22] ASITIC : Analysis and Simulation of Spiral Inductors and Transformers for ICs, [2-23] HFSS de Ansoft, [2-24] ASERIS-EMC2000 de EADS-CCR, [2-25] A. Boyer, Modélisation d un boîtier TQFP144 par mesures et simulation logicielle, rapport de DEA, Institut National des Sciences appliquées, Toulouse, Sept [2-26] NanoSim presentation, Synopsys, [2-27] Mach TA, Mentor Graphics, [2-28] HSIM, Nassda, [2-29] PrimePower presentation, Synopsys, [2-30] A. Bogliolo, L. Benini, G. D. Micheli, Characterization-free behavioral power modeling, in proceedings of Design automation and test in Europe, pp , Feb [2-31] P. Landman, J. Rabaey, Activity-sensitive architectural power analysis, IEEE Transactions on Computer-Aided Design, pp , June 1996 [2-32] IEC : Measurement of electromagnetic emissions, 150 khz to 1 GHz - Part 2: Measurement of radiated emissions, TEM-cell method and wideband TEM-cell method (150 khz to 8 GHz), new proposal, IEC, July 2001 [2-33] IEC : Measurement of conducted emission, 1 Ω/150 Ω method, draft technical report, IEC, Nov 2000 [2-34] M. Georgin, A. Favre, J.-L. Levant, M. Ramdani, Current modelization of an IC numeric activity based on a logic simulation, in proceedings of CEM compo 2000, pp , 2000 [2-35] B. Vrignon, Modélisation de la puce Cesame, rapport interne, STMicroelectronics, Mars 2003 [2-36] IO90GPHVT_REF_COMPENSATION_2V5_50A User Manual, STMicroelectronics, Central R&D - DAIS, version D2.0, August 2004 [2-37] P. F. Tehrani, Y. Chen and J. Fang Extraction of transient behavioral model of digital I/O buffers from IBIS, in proceedings of 46 th IEEE Electronic Components and Technology Conference, pp , 1996 [2-38] Y. Wang and H. N. Tan The development of analog SPICE behavioral model based on IBIS model, in proceedings of Ninth Great Lakes symposium, on VLSI, pp , 1999 [2-39] R. Perdriau, M. Ramdani, J-L. Levant, A. Meresse and A-M. Trullemans Reusable activity models for EMC prediction in integrated circuits, in proceedings of 4 th International workshop on EMC of integrated circuits, EMC Compo 04, pp , Mars 2004 [2-40] A. Vachoux, Modélisation de systèmes en VHDL-AMS, cours de l EPFL, alain.vachoux@epfl.ch [2-41] R. Perdriau, ADVance-MS et Eldo/Mach, mode d emploi, richard.perdriau@eseo.fr

113 Chapitre 3 CESAME : VEHICULE DE TEST POUR LA VALIDATION DU MODELE D EMISSION Dans le chapitre précédent, différents modèles électriques de circuits intégrés ont été présentés. Chaque partie de la puce, en allant du cœur du circuit jusqu à la carte d application, a été modélisée. Cependant, il est nécessaire de valider tous ces modèles en les appliquant sur des circuits réels, afin d évaluer leur précision et de simplifier l obtention de leurs paramètres. Le circuit CESAME, développé en technologie CMOS 0.18µm, sert de véhicule de test pour cette validation. Ayant accès à toute la base de données de ce circuit, il nous sera plus facile d extraire les valeurs physiques des différents composants électriques pour établir le modèle d émission. D autre part, le circuit CESAME implémente plusieurs techniques de dessin visant à réduire les émissions électromagnétiques. Il va donc permettre d évaluer les avantages et les inconvénients de chacune de ces méthodes. Dans ce chapitre, nous présentons la structure du véhicule de test CESAME, ainsi que les différentes règles de dessin qu il intègre, en vue de réduire les émissions électromagnétiques. Ensuite, nous détaillons les étapes permettant d établir le modèle électrique en émission de chaque partie de ce circuit (cœurs logiques, bus de sorties, boîtier, carte d application). 1. PRESENTATION DU VEHICULE DE TEST CESAME 1.1 Objectifs Comme nous l avons vu dans le chapitre 1, l augmentation de la vitesse de fonctionnement des circuits intégrés et la diminution des tensions d alimentation entraînent de plus en plus de problèmes de compatibilité électromagnétique. Ces perturbations peuvent conduire à des erreurs d intégrité de signal et des niveaux de bruit trop importants. Pour étudier ces effets parasites, dès la phase de conception des circuits intégrés, nous avons vu dans le chapitre 2 que des modèles dédiés à la simulation en bruit ont été proposés. En parallèle, des 89

114 90 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission méthodes de mesures pour caractériser le bruit des circuits ont été mises en place (voir chapitre 4), l objectif final étant d établir une bonne corrélation entre simulation et mesure. Développé dans le cadre du projet européen MEDEA+ MESDIE A509 [3-1], le véhicule de test CESAME reprend cette double approche [3-2]-[3-3]. Tout d abord, il doit permettre d effectuer des mesures de bruit sur plusieurs blocs de logiques ayant le même fonctionnement, mais intégrant différentes stratégies de réduction des phénomènes parasites. D autre part, ces mesures doivent permettre de valider et d améliorer les modèles de simulation en bruit des circuits intégrés Mesure des émissions parasites Concernant les mesures, le circuit de test CESAME est principalement dédié à l analyse des variations de tension et de courant sur les alimentations. Il est donc adapté aux méthodes de mesures externes des émissions conduites (mesure 1-ohm) et rayonnées (cellules TEM et GTEM, mesure champ proche). Il intègre également des capteurs de courants internes, qui permettent de mesurer directement sur le silicium les émissions parasites, en s affranchissant des effets de filtrage passe-bas du boîtier. A l aide de ces méthodes de mesures, il est ainsi possible de connaître précisément l activité en courant du circuit, et de comparer l efficacité des différentes règles de dessin pour réduire le bruit Comparaison entre les simulations et les mesures Les outils de simulation électrique des circuits intégrés sont souvent insuffisants pour évaluer avec une bonne précision les fluctuations des courants instantanés. En général, ils ne prennent pas en compte tous les éléments contribuant aux émissions parasites, tels que le boîtier, le routage des alimentations, le couplage substrat Par conséquent, les simulations actuelles des blocs digitaux ne reflètent que très approximativement le courant réel des circuits intégrés. En plus de l évaluation de l efficacité des méthodes de réduction de bruit, les mesures sur la puce CESAME vont également aider à la validation d un modèle électrique. En effet, d une part, les mesures des courants internes et des impédances entre les alimentations permettront d affiner la précision du modèle du circuit. D autre part, les comparaisons entre les mesures et les simulations contribueront à mieux comprendre certains phénomènes parasites jusqu ici non pris en compte, comme nous le verrons par la suite.

115 1- Présentation du véhicule de test CESAME Description du circuit CESAME Afin de répondre aux différents objectifs présentés précédemment, le véhicule de test CESAME intègre les blocs suivants : un capteur de courant interne dont le fonctionnement sera détaillé dans le chapitre 4. Différents motifs de calibration sont également intégrés afin de caractériser les performances du capteur. un bloc de logique typique, qui reproduit au plus proche l activité d un cœur logique d un microcontrôleur ou d un ASIC. Pour cela, le bloc est entièrement paramétrable afin de pouvoir faire varier le nombre de portes en commutation, la fréquence des signaux et de l horloge Ainsi, la consommation en courant peut varier de quelques milliampères à plusieurs centaines de milliampères. Le bloc de logique est décliné en six versions différentes. Chacune des versions implémente une technique de dessin particulière visant à réduire les émissions électromagnétiques. Chaque bloc de logique intègre deux capteurs internes pour mesurer le courant sur les rails VDD et GND. Les six cœurs ont une alimentation dédiée qui sert également pour les E/S respectives de chacun. une série d entrées/sorties (E/S) est également dédiée à l étude de leur impact sur le bruit de commutation. Cette structure est composée de huit sorties de type BT8CR, dont l alimentation est reliée à un capteur de courant. Afin de se rendre compte de la similarité de fonctionnement des cœurs logiques du circuit de test CESAME avec des blocs digitaux synchrones et, par la suite, pour bien comprendre la modélisation des cœurs logiques (partie 2), il est nécessaire de décrire en détail la structure de ces blocs Structure d une cellule de base a. Etude préliminaire La consommation en courant d un bloc logique est très dépendante de la structure du circuit. Il faut donc que la cellule de base choisie pour l étude du bruit soit la plus proche possible du comportement d un bloc de logique standard. Une étude préliminaire, réalisée par B. Gerbert-Gaillard [3-4], montre que si la cellule de base n est constituée que de portes logiques placées en série (Figure 3-1.a), la structure n est pas équilibrée et la consommation en courant est très différente de celle de la logique d un microcontrôleur. En effet, dans le cas étudié, le pic de courant, généré au moment de la commutation, est limité en amplitude à la valeur du courant consommé par une porte. De plus, la largeur du pic correspond au temps de propagation du signal (Figure 3-1.b).

116 92 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Dans le cas d un microcontrôleur ou plus généralement d un circuit synchrone, la forme du courant est fortement impactée par les arbres d horloge ou de données et par les bascules synchrones. Par conséquent, la cellule de base doit reprendre une telle structure ainsi que les portes logiques des librairies standard. 3-1.a : Schéma de l étude préliminaire 18 Ivdd en ma Transition de chaque porte logique Charge de la capacité de sortie Temps en ns 3-1.b : Courant généré sur l alimentation Figure : Simulation de 15 portes logiques en série b. Cellule de base : principe et simulation Afin de tenir compte des conclusions de l étude préliminaire, la cellule de base du circuit CESAME est constituée de cinq bascules D, chacune suivie d une série de cinq portes NAND. Comme le montre la Figure 3-2, une horloge, retardée entre chaque bascule par un buffer, déclenche le fonctionnement de la cellule. Chaque série de portes NAND est également contrôlée par un signal enable. A cause de sa structure, cette cellule fonctionne comme une mémoire FIFO 19, qui peut mémoriser cinq valeurs de données. En d autres termes, une donnée, chargée dans la première bascule D, mettra cinq périodes d horloge pour se propager jusqu à la sortie de la cellule, le signal en sortie étant inversé. Ce comportement implique quelques précautions lors de la réinitialisation du circuit par le signal reset. En effet, après la réinitialisation du circuit, il faut attendre cinq périodes d horloge pour avoir un comportement régulier de la cellule [3-5]. 18 Les portes logiques BTSENHSX32 sont des buffers trois états. 19 FIFO: First in, first out. Les données en sortie sont dams le même ordre que les données en entrée.

117 1- Présentation du véhicule de test CESAME 93 Data Clk Bascule D E<1> Série de 5 portes NAND E<2> Bascule D Bascule D Série de 5 portes NAND E<5> Série de 5 portes NAND Figure : Schéma de la cellule de base Les résultats de simulation de la cellule de base sont donnés Figure 3-3. Nous pouvons voir que la structure met cinq périodes d horloge pour s initialiser complètement. Le signal DATA en entrée met un temps t pour se propager jusqu à la sortie OUT du bloc, V(OUT)=V(DATA)+ t. Pour une horloge à 100MHz, un signal de données à 20MHz et des temps de montée et de descente de 100ps, les pics de courants générés sont d environ 2.2mA en régime établi pour les fronts montant de l horloge et de 600µA pour les fronts descendants t Initialisation OUT Figure : Simulation de la cellule de base

118 94 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Structure d une cellule intermédiaire BASEX20 La cellule appelée BASEX20 constitue le deuxième niveau de hiérarchie d un cœur logique du circuit CESAME. Elle est composée de vingt cellules de base disposées en une matrice de quatre rangées par cinq colonnes (Figure 3-4.a). Comme pour le niveau de hiérarchie précédent, l horloge et les données sont propagées dans le circuit à l aide de buffers. Nous pouvons remarquer que l organisation du bloc reproduit de façon réaliste la structure d'un bloc digital synchrone avec un arbre d horloge, des signaux enable et reset, des buffers entre les sous-blocs. Le courant consommé par la cellule intermédiaire est une quinzaine de fois supérieur à celui d une cellule de base (Figure 3-4.b). Nous n avons pas exactement vingt fois le courant d une cellule de base car le pic de courant est un peu plus étalé à cause du temps de propagation des buffers. DATA CLK ENABLE<1-5> RESET Cellules de base OUT Cload BUFFERS 3-4.a : Schéma de la cellule intermédiaire BASEX Structure du bloc CORELOGIC2X Figure : Cellule intermédiaire BASEX20 I(Vdd) 3-4.b : Courant consommé par la cellule BASEX20 Le bloc CORELOGIC2X est le dernier niveau de hiérarchie des six cœurs de la puce CESAME. Il est constitué par douze cellules de BASEX20, soit deux cent quarante cellules de base (Figure 3-5.a). Là encore, l arbre d horloge et les buffers sur les signaux de données entre les sous blocs ont été ajoutés. Le signal enable est codé sur dix bits. Les cinq premiers sont utilisés pour les six premières BASEX20, les cinq suivants servent pour les six autres cellules intermédiaires. Il est donc possible de faire varier l activité du circuit de 0% à 100% par pas de 10%. La sortie du bloc CORELOGIC2X provient d une seule cellule de base. Elle sert à vérifier le

119 1- Présentation du véhicule de test CESAME 95 fonctionnement logique du circuit. Toutes les autres sorties des cellules de base ont été connectées sur des capacités MOS de quelques dizaines de fento farads. Cette duplication de la structure initiale est nécessaire pour générer un pic de courant suffisamment important sur les alimentations. D une part, il faut que le circuit puisse créer des émissions conduites et rayonnées avec un spectre le plus riche possible en amplitude et en fréquence, pour que les mesures soient probantes. D autre part, les résistances dues aux capteurs, et tous les éléments RC parasites du réseau d alimentation, auront tendance à étaler dans le temps les pics de courant et à réduire leur amplitude. Les petites oscillations observées sur les pics de courant sont dues à la propagation du signal dans les différents étages du circuit. Avec une activité maximale, le pic de courant d un cœur logique de CESAME en régime établi est de 410mA (Figure 3-5.b). Le Tableau 3-1 montre l amplitude maximale du courant en fonction du pourcentage d activité du bloc CORELOGIC2X. Cette simulation ne prend pas en compte le réseau passif d alimentation (carte, boîtier, rails ). DATA CLK Enable (1-10) Vdd Gnd OUT Cellule BASEX a : Schéma de la cellule CORELOGIC2X 3-5.b : Courant généré sur l alimentation pour des fronts montant et descendant pour 100% d activité Figure : Cellule CORELOGIC2X

120 96 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Tableau 3-1 : Courant généré g sur l alimentation en fonction du pourcentage d activité du bloc CORELOGIC2X Pourcentage d activité Courant consommé en ma Entrées / sorties a. Entrées/Sorties pour les cœurs logiques Etant donné la taille du cœur et le nombre d E/S, le circuit CESAME utilise des E/S en quinconce, appelées staggered (Figure 3-6). Cela permet de diminuer la largeur des E/S même si leurs accès sont, dans ce cas, plus longs. Figure : Dessin d E/S placées en quinconce Pour bien séparer le bruit généré par chaque cœur, les blocs logiques ont chacun une paire d alimentation séparée. De plus, les alimentations des E/S sont totalement coupées entre chaque cœur pour bien isoler chaque partie d E/S dédiée à un cœur. b. Entrées/Sorties pour l étude du bruit de commutation des buffers de sortie Afin d analyser les effets de la commutation simultanée des buffers de sortie sur les alimentations, huit E/S sont dédiées à cette étude. L alimentation de ces E/S est reliée à un capteur interne pour mesurer les courants sur VDD et GND. Pour générer un pic de courant maximum, nous choisissons les E/S dans les librairies standard qui peuvent conduire le maximum de courant (8mA en courant statique). De plus, en fonction de la charge en sortie, il est possible de faire varier l amplitude du pic. L'étude de ces E/S sera détaillée dans le chapitre 5.

121 1- Présentation du véhicule de test CESAME Stratégies de réduction du bruit Comme nous l avons vu dans la description du circuit CESAME, le cœur logique est décliné en six versions utilisant chacune une méthode de réduction de bruit différente. La version de base, appelée cœur NOR, n utilise aucune règle de dessin particulière visant à diminuer les émissions électromagnétiques. Le schéma électrique, décrit dans le paragraphe 1.2, est donc le même que celui de la Figure 3-5. Les cinq autres versions sont présentées dans les paragraphes suivants Résistances séries Excepté le cœur NOR, tous les cœurs logiques de la puce CESAME ont des résistances d accès de 1.7Ω ajoutées sur leur alimentation, une première sur le rail VDD et une seconde sur le rail VSS. Le but de ces résistances est d atténuer le bruit sur tout le spectre de fréquences de l alimentation. En fait, la puissance moyenne consommée par le cœur diminue légèrement car l impédance du bloc en DC augmente à cause des deux résistances série. Le pic de courant est plus faible en amplitude. Par contre, il est plus étalé dans le temps (Figure 3-7.a). Par conséquent, la transformée de Fourrier du pic de courant a des harmoniques légèrement atténuées en basse fréquence. De plus, la fréquence de coupure est à 300MHz au lieu de 800MHz (Figure 3-7.b), ce qui permet de réduire d une vingtaine de db l'amplitude des harmoniques en haute fréquence. I(VDD) sans résistance d accès I(VDD) avec deux résistances d accès 3-7.a : Comparaison du courant consommé avec et sans résistances en série

122 98 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission FFT de I(Vdd) sans résistance en série FFT de I(Vdd) avec résistances en série 3-7.b : Comparaison des spectres du courant consommé avec et sans résistances en série Figure : Impact des résistances d accès sur le courant consommé par le coeur CORELOGIC2X Le bloc logique, appelé cœur NORM, intègre uniquement ces deux résistances en série comme technique de réduction du bruit Caisson d isolation Le substrat utilisé pour la puce CESAME est un substrat très dopé (substrat dit P+), donc très faiblement résistif. Aussi, nous négligerons les résistances parasites du substrat, même si nous les faisons apparaître sur les figures dans les paragraphes suivants. Le substrat constitue donc un nœud unique. De plus, nous ne tiendrons pas compte dans cette étude des résistances parasites dans les caissons de NWELL et de PWELL, car les prises de polarisation sont régulièrement réparties sur la surface du circuit. Ceci simplifiera les modèles d émission. a. Structure standard L approche standard pour faire des transistors MOS est de réaliser directement les NMOS dans le substrat (PWELL) et les PMOS dans des caissons NWELL (Figure 3-8). Dans ce cas, l alimentation vdd sert à la fois à polariser le caisson de NWELL et le transistor PMOS. Au niveau des caissons de NWELL, le bruit a un couplage capacitif du premier ordre avec le substrat (capacité parasite entre le NWELL et le substrat). Par ailleurs, l alimentation gnd sert à polariser à la fois le substrat et le transistor NMOS. Le bruit a uniquement un couplage résistif avec le substrat. Il est évident que cette structure bruite fortement le substrat, les alimentations polarisant à la fois les caissons et les transistors. Le bruit de commutation des transistors peut donc facilement être injecté dans le substrat.

123 1- Présentation du véhicule de test CESAME 99 Bruit Grille Grille Bruit Substrat (Pwell) Figure : Vue en coupe de la structure standard A partir de la surface des caissons NWELL et de son périmètre, nous estimons la valeur de la capacité de découplage entre vdd et gnd. Pour cela, nous calculons le paramètre S21 20 d une diode NWELL - Psubstrat (diode DNWPS) de périmètre 21 et de surface équivalente au bloc CORELOGIC2X (Figure 3-9.a). Nous en déduisons alors une valeur de capacité de jonction (Figure 3-9.b) de 74pF qu il faudra prendre en compte dans le modèle du coeur. vdd gnd DC=0 AC=1 Rport=50 Diode DNWPS Surface=0.1943mm² Périmètre=106.3mm DC=0 AC=0 Rport= a : Circuit équivalent pour le calcul de la capacité de jonction entre le caisson NWELL et le substrat Figure 3 C NWELL 1 = 2 π R f c = 74pF avec 3-9.b : Calcul de la capacité de jonction Figure 3-9 : Estimation de la capacité de jonction entre le caisson NWELL et le substrat f R = 2 50 Ω Nous montrons dans le paragraphe l effet d une capacité de découplage sur le courant en transitoire et en fréquentiel. b. Structure ISO Pour la structure dite ISO, les transistors NMOS et PMOS sont isolés du substrat à l aide d une couche enterrée, appelée NISO, et d un anneau de garde NWELL qui ferme la structure sur les côtés (Figure 3-10). c = S21 MHz 20 La théorie des paramètres S est présentée en Annexe A. 21 La valeur de la surface et du périmètre tient compte du fait qu il n y a pas qu un unique caisson de NWELL pour un cœur CORELOGIC2X.

124 100 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission L alimentation vdd sert toujours à polariser à la fois le substrat et le transistor PMOS. Le couplage entre la source de bruit vdd et le substrat est également inchangé (couplage capacitif du premier ordre). Par contre, le caisson PWELL du transistor NMOS est maintenant isolé du substrat. Le bruit dû aux transistors NMOS devra transiter à travers deux jonctions PN : une entre le caisson PWELL et la couche enterrée NISO, une seconde entre la couche NISO et le substrat PWELL. La source de bruit gnd a donc un couplage capacitif du second ordre avec le substrat. Enfin, les polarisations du caisson PWELL et celle du substrat sont séparées pour ne pas injecter de bruit directement du substrat vers le caisson. Bruit Grille Substrat (Pwell) Grille Bruit Bruit Figure : Vue en coupe de la structure ISO La structure NISO peut être utilisée soit pour isoler un bloc bruyant pour qu il n injecte pas de bruit dans le substrat, soit pour protéger un bloc sensible du bruit du substrat. Dans le cas du circuit CESAME, en plus d isoler les sources de bruit par rapport au substrat, cette technique permet également de réduire le bruit du bloc contenu dans le caisson NISO. En effet, la capacité de jonction entre la couche enterrée NISO et le substrat sert de capacité de découplage entre les alimentations vdd et gndsub. Comme il est impossible d isoler chaque transistor séparément à cause de la place que prendraient les anneaux de garde en NWELL, il faut regrouper dans une même structure plusieurs transistors. Dans notre cas, nous avons choisi d isoler chaque cellule intermédiaire BaseX20. Le bruit sera donc sur gnd et vdd alors qu une alimentation gndsub propre polarise le substrat. A partir de la surface de la couche NISO et du périmètre du caisson de NWELL, nous estimons la valeur de la capacité de découplage entre vdd et gndsub. Pour cela, nous calculons le paramètre S21 d une diode NISO de périmètre 22 et de surface équivalente au bloc CORELOGIC2X (Figure 3-11.a). Nous en déduisons alors une valeur de capacité de jonction de 348pF (Figure 3-11.b). gndsub 22 La valeur du périmètre tient compte du fait que la couche de NISO n est pas dessinée en un seul rectangle, mais en douze rectangles correspondant aux douze cellules BaseX20.

125 1- Présentation du véhicule de test CESAME 101 La capacité entre gnd et vdd, due à la jonction entre les caissons de PWELL et de NWELL, est également à prendre en compte. La valeur de cette capacité est d environ 270pF. Par contre, l'effet capacitif entre gnd et gndsub est plus faible, car il correspond aux deux capacités, calculées précédemment, placées en série. vdd gndsub DC=0 AC=1 Rport=50 Diode DNISO Surface=0.65mm² Périmètre=112mm DC=0 AC=0 Rport= a : Circuit équivalent pour le calcul de la capacité de jonction entre la couche NISO et le substrat C NISO 1 = 2 π R f c = 348pF avec 3-11.b : Calcul de la capacité de jonction Figure : Estimation de la capacité de jonction entre la couche NISO et le substrat f R = 2 50 Ω c S21 = MHz La Figure 3-11 montre le schéma équivalent des éléments parasites de la structure ISO. Pour rappel nous considérons que les résistances parasites des caissons sont faibles car les prises substrat sont réparties sur toute la surface du bloc. Ainsi, nous ne tenons pas compte de ces résistances. c. Structure ISV vdd gnd 348pF 270pF gndsub Figure : Schéma équivalent de la structure NISO pour le cœur NISO de CESAME Une autre possibilité d isoler les transistors du bruit substrat est d utiliser la structure dite ISV ( ISO+split Vdd ). Cette structure reprend le même principe que pour la structure ISO. La seule différence provient de la polarisation du PMOS et du NWELL. Dans le cas de la structure ISV, la polarisation du caisson de NWELL utilise une alimentation dédiée vddse (Figure 3-13). Par rapport à la méthode ISO, le bruit sur vdd a un couplage capacitif du second ordre avec le substrat. La première capacité se trouve entre la source P+ du transistor PMOS et le NWELL, la seconde entre le NWELL et le substrat. L effet du découplage entre les alimentations vdd et gndsub sera donc atténué.

126 102 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Bruit Grille Grille Bruit Substrat (Pwell) Figure : Vue en coupe de la structure ISV Les capacités de jonction entre le caisson NWELL et les zones P+ des transistors PMOS sont inclues dans les modèles des transistors, il est donc inutile de les extraire. Les autres capacités ont déjà été calculées dans le cas de la structure NISO, la taille du cœur ISV étant identique à celle du cœur ISO. Cette structure complique encore un peu le dessin du circuit. En effet, il faut prévoir de router deux paires d alimentation Grille d alimentation Une autre méthode pour réduire le bruit consiste à utiliser une grille d alimentation (Figure 3-14). L objectif est de réduire au maximum l impédance de l alimentation entre le générateur extérieur et le cœur du circuit. Figure : Vue de la grille d alimentation Dans notre cas, l efficacité de la grille risque d être limitée à cause des résistances série ajoutées sur les rails d alimentation.

127 1- Présentation du véhicule de test CESAME Capacité de découplage La dernière méthode de réduction de bruit, intégrée dans la puce CESAME, est l ajout d une capacité de découplage interne entre vdd et gnd, en plus des résistances en série déjà placées sur les rails d alimentation. Pour améliorer l efficacité de la capacité, elle est distribuée sur l ensemble du bloc logique, appelé coeur RC. Dans notre cas, la capacité globale vaut 1nF. La Figure 3-15.a montre la simulation du courant consommé par le cœur avec et sans capacité de découplage et résistances en série. Le pic de courant avec la capacité de découplage et les résistances en série est encore plus étalé que dans le cas des résistances en série uniquement (Figure 3-7). Le spectre en fréquence est également fortement atténué (Figure 3-15.b) a : Comparaison du courant consommé FFT de I(Vdd) sans RC FFT de I(Vdd) avec RC 3-15.b : Comparaison des spectres du courant consommé Figure : Impact de la capacité de découplage sur le l e courant consommé par le coeur CORELOGIC2X 1.4 Vue de l ensemble du circuit La Figure 3-16 montre le dessin d ensemble du circuit CESAME. Nous retrouvons les six cœurs décrits dans les paragraphes précédents. Chacun des cœurs possède une alimentation séparée, sur laquelle des capteurs internes permettent de mesurer les variations de courant dues à la commutation des portes logiques.

128 104 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission NOR: règles standard sans Rsérie GRID: grille d alimentation + Rsérie LOGIC CORE LOGIC CORE NORM: règles standard + Rsérie 1.7Ω LOGIC CORE 1.7Ω ISO: caisson d isolation+ Rsérie LOGIC CORE Figure : Dessin du circuit CESAME 2. MODELISATION DU CIRCUIT CESAME RC: capacité de découplage interne + Rsérie LOGIC CORE 1nF ISV: caisson d isolation + Rsérie LOGIC CORE Dans le chapitre 2, nous avons présenté différentes méthodes pour modéliser les circuits intégrés. A partir des modèles de chaque partie du circuit : impédance du cœur, activité en courant, rails d alimentation, E/S, boîtier et carte d application, il est possible de construire un modèle global du circuit. Dans cette partie, nous montrons, tout d abord, la nécessité d utiliser de tels modèles pour simuler l émission des cœurs de CESAME. Ensuite, à l aide de la stratégie de modélisation proposée dans le chapitre 2, partie 2, nous établirons le modèle de chaque cœur, afin de simuler les variations du courant sur les rails VDD et VSS et estimer le gain potentiel de chaque méthode de réduction de bruit. 2.1 Nécessité d utiliser un modèle d émission Les résultats, présentés dans la partie 1.2 pour les cellules Base, BaseX20 et Corelogic2X, ont été obtenus à l aide de simulation au niveau transistor en SPICE avec le logiciel ELDO de Mentor Graphics. Comme nous l'avons vu dans le chapitre 2, les simulations au niveau transistor sont très précises, car elles utilisent les équations du transistor pour évaluer les courants qui circulent dans le circuit. Par contre, elles demandent un temps de calcul très long. Le Tableau 3-2 indique les temps de simulation et l espace mémoire qu'il a fallu pour simuler chaque niveau hiérarchique du circuit CESAME. Par rapport à ces résultats, nous nous apercevons qu'il sera en pratique impossible de simuler le circuit entier en tenant compte de son environnement extérieur (boîtier et carte d application).

129 2- Modélisation du circuit CESAME 105 Tableau : Temps de calcul et taille mémoire pour simuler le circuit CESAME pendant 100ns de fonctionnement Nombre de transistors Temps de calcul Espace mémoire en Mo Cellule de base minutes 2.2 Cellule BASEX heures 47 minutes 19 Cellule CORELOGIC2X heures 34 minutes Modèle des cœurs digitaux Source de courant interne Nous avons vu dans la partie 1.2 que la cellule CORELOGIC2X est constituée de 12 BASEX20, elle-même composée de 20 cellules de base. Le modèle de la source de courant contrôlée en courant, présenté dans le chapitre 2 partie est très bien adapté pour ce type de circuit très redondant (Figure 3-17.a). A partir de la simulation d une cellule de base, nous en déduisons un courant i(t, vdd) calculé instantanément à l aide d une source de courant contrôlé en courant (Figure 3-17.b). VDD BASE BASE V_alim Netlist Netlist VSS n fois 3-17.a : Structure du bloc étudié I ( Va lim ) VDD I(t) V_alim BASE Netlist Icore = ( n 1) I ( t) Z( f ) n 1 VSS 3-17.b : Modèle avec une source de courant contrôlé en courant Figure : Modélisation de l activité en courant de la cellule CORELOGIC2X Bien que les six cœurs CORELOGIC2X de la puce CESAME utilisent des règles de dessin différentes, il n y a que trois dessins de cellules de base. En effet, si les cœurs NOR, NORM, GRID et RC reprennent la même cellule, ce n est qu au niveau de la cellule BASEX20 que ces cœurs comportent des différences. Les particularités de chacun de ces cœurs seront pris en compte dans leur réseau passif d alimentation Les deux derniers cœurs ISO et ISV ont chacun leur dessin de cellule de base à cause des caissons d isolation. Cependant, ce n est pas l activité en courant de leur cellule de base qui sera différente des autres, mais leur impédance.

130 106 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Impédance des cœurs Pour déterminer l impédance de chacun des cœurs, nous effectuons des simulations AC en reprenant la méthode présentée dans le chapitre 2, partie Comme il est très difficile d extraire la netlist post-layout d un cœur entier (la netlist SPICE fait plus de 100 mégaoctets), nous utiliserons uniquement l impédance des cellules de base ou des cellules BASEX20, à partir desquelles nous en déduirons l impédance totale d un cœur. a. Impédance de la cellule de base Nous avons deux possibilités pour calculer l impédance de la cellule de base : Une première méthode est de partir du schéma électrique. Nous faisons une simulation AC de la netlist du circuit pour extraire la valeur de la capacité MOS. Puis, nous ajoutons la capacité entre les caissons de NWELL et le substrat P en utilisant la méthode présentée dans la partie a. Enfin, il reste à estimer la valeur de la capacité métal. Une seconde méthode est d extraire la netlist post-layout de la cellule et d en faire une simulation AC. Dans ce cas, nous pouvons soit uniquement extraire les capacités, soit extraire à la fois les capacités et les résistances parasites. Ce dernier choix demande bien évidemment un temps de simulation plus long. La Figure 3-18 montre la comparaison des simulations des différentes méthodes d extraction de l impédance de la cellule de base. Figure : Impédance de la cellule de base Le Tableau 3-3 montre les valeurs des résistances et des capacités équivalentes, calculées à l aide de Eq. (3-1) pour les trois cas étudiés. R 0 = 10 G0 ( db) 20 et C = 1 2πf R c 0 Eq. (3-1)

131 2- Modélisation du circuit CESAME 107 Tableau : Impédance de la cellule de base dans le cas standard entre VDD et VSS fc en khz R0 en MΩ C0 en ff Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC Nous constatons que les résultats des simulations sont assez différents selon la méthode employée. L impédance obtenue avec la netlist du schéma électrique donne une capacité C0 de 428fF, soit un peu plus de la moitié de la capacité totale dans le cas d une extraction RC post-layout. Si nous reprenons l hypothèse de [3-6], la capacité métal est environ du même ordre de grandeur que la capacité MOS. Nous retrouvons alors une valeur assez proche de la capacité totale, 856fF au lieu de 807fF soit une erreur de 6%. Il faut noter que cette capacité, appelée abusivement capacité métal, inclut également la capacité parasite entre les caissons de NWELL et le substrat P. En réalité, la capacité totale est égale à : C totale = C + C + C Eq. (3-2) MOS caisson métal Le calcul de la capacité entre les puits de NWELL et le substrat P donne une capacité d environ 308fF. En effet, nous avons trouvé dans la partie a que la capacité entre le substrat et les caissons de NWELL est de 74pF pour un cœur CORELOGIC2X. Or, il y a 240 cellules de base dans un cœur, soit une capacité NWELL - Psubstrat de 308fF par cellule de base. Nous en déduisons alors que la valeur réelle de la capacité métal est d environ 71fF. La capacité métal est en fait bien inférieure à la capacité due aux caissons. 74 pf C caisson = = 308 ff et Cm é tal = Ctotale CMOS Ccaisson = = 71fF 240bases Les deux méthodes d extraction post-layout donnent également des résultats assez éloignés. La résistance R0 est plus petite dans le cas de l extraction RC car la simulation tient compte de toutes les résistances parasites, diminuant l impédance DC entre VDD et VSS. Par contre, nous devrions retrouver la même valeur de capacité dans les deux cas. Or, nous observons un écart de près de 15%. Dans le cas de l extraction de C uniquement, le simulateur calcule les capacités parasites entre deux nœuds, alors que pour l extraction RC, il calcule tous les éléments parasites par rapport à un nœud de référence. Ceci explique la différence observée. De la même manière que pour la cellule de base standard, nous calculons les impédances des cellules ISO et ISV (Tableau 3-4). Pour le cas de la structure ISO, nous retrouvons des valeurs proches de celles de la cellule de base standard. Par contre, pour la méthode ISV, l impédance est très différente car la polarisation du caisson de PWELL est maintenant connectée à vddse.

132 108 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Tableau : Impédance de la cellule de base avec les structures ISO et ISV entre VDD et VSS fc en khz R0 en MΩ C0 en ff Z(1,1), sans extraction post-layout BASE ISV BASE ISO Z(1,1), extraction de C uniquement Z(1,1), extraction RC Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC b. Impédance de la cellule BASEX20 A ce niveau de hiérarchie, les méthodes NOR, NORM et RC sont encore identiques et correspondent au cas standard. Afin de vérifier le modèle d impédance RC obtenu dans le paragraphe ci-dessus, nous simulons en AC la netlist de la cellule BASEX20 et nous en déduisons les valeurs des résistances et des capacités comme dans la partie précédente. D autre part, à partir des tableaux 3-2 et 3-3, nous calculons les valeurs des résistances et des capacités équivalentes à vingt cellules de base en utilisant les équations suivantes : R0 R = et C = C 0 n avec n le nombre de cellules de base Eq. (3-3) n Le Tableau 3-5 montre les résultats obtenus par simulation d une cellule BASEX20 et par calcul de 20 cellules de base. Nous remarquons que la valeur de la capacité est toujours plus élevée (environ 10% de plus en moyenne) dans le cas de la simulation de la cellule BASEX20, car cette méthode inclut, en plus des vingt cellules de base, les buffers des arbres d horloge et de données (Figure 3-4-a). De plus, pour les simulations post-layout, les capacités parasites dues au routage de la cellule BASEX20 sont également prises en compte. Concernant les résistances, nous constatons que les simulations des BASEX20 donnent des résultats très proches de ceux obtenus par le calcul (moins de 5% d écart), à l exception des extractions RC. Pour ce dernier cas, la résistance est, à chaque fois, sous-estimée par le calcul de 20 cellules de base. La capacité équivalente entre VDD et VSS de la cellule BASEX20 varie de presque 40% selon la méthode de dessin utilisée (de 16.2pF à 25.4pF dans le cas de l extraction RC). Ceci révèle déjà que le bruit généré par chacune de ces cellules sera très différent, comme nous le verrons dans le chapitre 4.

133 2- Modélisation du circuit CESAME 109 Tableau : Impédance de la cellule BASEX20 entre VDD et VSS Simulation d une cellule BASEX20 Calcul de 20 cellules de base, Eq. (3-3) fc en khz R1 en MΩ C1 en pf R1 en MΩ C1 en pf BASEX20_GRID BASEX20_ISV BASEX20_ISO BASEX20_standard Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC Z(1,1), sans extraction post-layout Z(1,1), extraction de C uniquement Z(1,1), extraction RC c. Impédance du cœur CORELOGIC2X Le cœur CORELOGIC2X comporte trop de transistors pour pouvoir en faire une extraction post-layout. Nous sommes donc obligés de déduire l impédance des six cœurs à partir des simulations AC de la cellule de base ou de la cellule BASEX20. Tout d abord, pour avoir une idée de la valeur de l impédance du cœur NOR, nous effectuons une simulation AC du schéma électrique, sans extraction post-layout (Tableau 3-6). Tableau : Impédance du coeur NOR entre VDD et VSS Simulation d un coeur CORELOGIC2X Calcul de 240 cellules de base, Eq. (3-3) fc en khz R2 en kω C2 en pf R2 en kω C2 en pf Z(1,1), sans extraction post-layout

134 110 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Si nous reprenons l hypothèse de R. Perdriau [3-6], la capacité métal est approximativement du même ordre de grandeur que la capacité MOS. Nous trouvons alors une capacité totale d environ 190pF pour le cœur NOR. Cette valeur est également retrouvée à l aide de la capacité obtenue pour une cellule BASEX20 standard avec l extraction RC (Tableau 3-5). En effet, en reprenant l équation Eq. (3-3), nous avons : C = C n = 16.5 pf pF avec n=12 cellules BASEX20 1 = Les simulations de la cellule de base et de la cellule BASEX20 ont montré que la résistance variait peu selon la méthode de calcul. Nous pouvons donc considérer que le cœur NOR a une impédance DC d environ 500kΩ. L impédance du cœur NORM est identique à celle du bloc NOR, excepté les deux résistances en série de 1.7Ω, dues au capteur de courant intégré. Par la suite, nous garderons ces deux résistances séparées de l impédance du bloc. Pour le cœur RC, nous avons réparti des capacités en polysilicium d une valeur totale de 953pF tout autour des douze cellules BASEX20 qui composent le bloc CORELOGIC2X. Nous considérons qu à part l ajout de ces capacités, le cœur RC a la même impédance que le cœur NORM. Si nous établissons le modèle à partir la cellule de base, l impédance du cœur GRID n a aucune différence avec le cœur NORM. En effet, pour distinguer le cœur NORM et le cœur GRID, il faudrait tenir compte des résistances parasites entre chaque cellule de base, ce qui compliquerait grandement le modèle. Par contre, l impédance du cœur GRID est différente de celle du bloc NORM lorsque le modèle est établi à partir de la cellule BASEX20. Dans ce cas, il existe une cellule BASEX20_GRID, distincte de celle de la structure standard, qui tient compte de la grille d alimentation (Tableau 3-5). Le Tableau 3-7 décrit les modèles d impédance, définis à partir des cellules de base, pour chaque cœur et donne les valeurs des filtres RC équivalents. Pour le modèle du cœur ISO, la capacité, due aux caissons d isolation, entre VDD et GNDSUB est ajoutée au modèle. Pour le cœur ISV, cette capacité est entre VDDSE et GNDSUB ; nous la rajouterons dans le modèle global de ce cœur. Tableau : Modèles d impédance des coeurs du circuit CESAME entre VDD et VSS à partir des cellules de base Coeur NOR vdd vss 240*Z(1,1) de la cellule de base standard Description du modèle utilisé Filtre RC équivalent R en k Ω C en pf 240*Z(1,1) d une cellule de base standard Pour la suite des simulations, l impédance Z(1,1) correspond à celle de l extraction post-layout RC et elle est intégrée dans le modèle sous forme de boîte noire (voir chapitre 2, partie 2.1.1)

135 2- Modélisation du circuit CESAME 111 Coeur NORM RC GRID 24 ISO ISV vdd vss vdd vss 1.7Ω 1.7Ω 1.7Ω 953pF 1.7Ω 1.7Ω vdd vdd vss vss vdd vss 1.7Ω 1.7Ω 1.7Ω 1.7Ω 1.7Ω 240*Z(1,1) de la cellule de base standard Description du modèle utilisé 240*Z(1,1) de la cellule de base standard 240*Z(1,1) de la cellule de base standard 348pF gndsub 240*Z(1,1) de la cellule de base structure ISO 240*Z(1,1) de la cellule de base structure ISV 240*Z(1,1) d une cellule de base standard + 2 résistances en série de 1.7Ω 240*Z(1,1) d une cellule de base standard + 2 résistances en série de 1.7Ω + 1 capacité de 953pF en parallèle 240*Z(1,1) d une cellule de base standard + 2 résistances en série de 1.7Ω 240*Z(1,1) d une cellule de base avec la structure ISO + 2 résistances en série de 1.7Ω + 1 capacité vers gndsub 240*Z(1,1) d une cellule de base avec la structure ISV + 2 résistances en série de 1.7Ω + 1 capacités entre vddse et gndsub Filtre RC équivalent R en k Ω C en pf Il faut noter que les résistances série de 1.7Ω du capteur limitent le comportement passe-bas du filtre RC dès 250MHz pour le cœur NORM et 41MHz pour le cœur RC (Figure 3-19). Pour les autres cœurs, le comportement passe-bas semble valable jusqu à des fréquences au-delà du gigahertz. 20*log(2*1.7)=10.63dB 41MHz 250MHz Figure : Impédances des cœurs de CESAME simulés à partir d une cellule de base 24 Le modèle du coeur GRID est dans ce cas identique à celui du coeur NORM.

136 112 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Le Tableau 3-8 décrit les modèles d impédance, définis à partir des cellules BASEX20, pour chaque cœur et donne les valeurs des filtres RC équivalents. Nous retrouvons des valeurs proches de celles issues du modèle utilisant les cellules de base. Tableau : Modèles d impédance des cœurs du circuit CESAME entre VDD et VSS à partir des cellules BASEX20 Coeur Description du modèle utilisé Filtre RC équivalent R en k Ω C en pf NOR 12*Z(1,1) d une cellule BASEX20 standard NORM RC GRID ISO ISV 12*Z(1,1) d une cellule BASEX20 standard + 2 résistances en série de 1.7Ω 12*Z(1,1) d une cellule BASEX20 standard + 2 résistances en série de 1.7Ω + 1 capacité de 953pF en parallèle 12*Z(1,1) d une cellule BASEX20_GRID + 2 résistances en série de 1.7Ω 12*Z(1,1) d une cellule BASEX20_ISO + 2 résistances en série de 1.7Ω 12*Z(1,1) d une cellule BASEX20_ISV + 2 résistances en série de 1.7Ω Modèle des rails d alimentation Pour extraire les rails d alimentations, nous réutilisons les formules données dans le chapitre 2, partie Chaque bloc CORELOGIC2X du circuit CESAME est relié aux plots VDD et VSS par deux rails métalliques parallèles en métal 5 ou 6 (Figure 3-20). Chaque rail peut être modélisé par un réseau R, L, C. Rails d alimentation Cellules CORELOGIC2X Paires d alimentation E/S des signaux DATA et OUT Coeur NORM Coeur RC Figure : Dessin des cœurs NORM et RC du circuit CESAME

137 2- Modélisation du circuit CESAME 113 a. Extraction des capacités de couplage La capacité de couplage entre les rails VDD et VSS, allant des E/S de la paire d alimentation dédiée au cœur NORM jusqu à la limite de cette cellule, est égale à : e e d w d C12 = ε 0ε r l ln ff d h h d h e l w Rails métalliques h d Plan de masse avec C 12 : Capacité de couplage entre les conducteurs vdd et vss en ff ε 0 = 8.85 ff/mm ε r : permittivité relative de l isolant (4 pour le SiO 2 ) w =41 µm : largeur du métal l = 675 µm : longueur de la piste e = 0.92 µm : épaisseur du métal h = 6 µm : hauteur par rapport au substrat Figure : Calcul des capacités s de couplage entre deux conducteurs Cette capacité, due au routage entre les E/S des alimentations et du cœur NORM, est négligeable devant l impédance du cœur. Ceci est vrai pour tous les cœurs. En fait, une grande partie des capacités de routage de l alimentation est déjà incluse dans l impédance des cœurs. b. Extraction des résistances des rails Pour calculer la valeur des résistances de rails, au lieu de reprendre la formule donnée dans le chapitre 2, partie 2.1.2, nous utilisons le concept de résistance carrée, R, exprimée en Ω/, cette valeur étant donnée pour tous les métaux dans le manuel des règles de dessin de chaque technologie. Nous avons alors : R = R w l Eq. (3.4) où w est la largeur de la piste et l sa longueur. Le rapport l/w représente donc le nombre de carrés contenus sur la longueur de la piste. Dans le cas du circuit CESAME, les rails d alimentation sont routés en métal de niveau 5 ou 6 dont la résistance carrée est de 35mΩ/. De plus, les rails VDD et VSS sont routés symétriquement ; pour chaque cœur la résistance parasite du rail VDD est donc identique à celle du rail VSS. Le Tableau 3-9 donne la valeur des résistances pour chacun des cœurs.

138 114 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Tableau : Résistances parasites des rails d alimentation Coeur Dimension des rails Longueur l en µm Largeur w en µm R en mω NOR NORM RC GRID ISO ISV c. Extraction des inductances des rails Il reste à évaluer les inductances parasites des rails d alimentation. D après le chapitre 2, partie 2.1.2, l inductance du rail métallique VDD du cœur NORM est égale à : 10). L µ 0µ r 4h l ln + 1 2π w 11 = = 61pH avec L11 : inductance du conducteur en H µr = e-6 H/m et µ0 = 1 w =41 µm : largeur du métal l = 675 µm : longueur de la piste h = 6 µm : hauteur par rapport au substrat De la même façon, nous calculons l inductance des rails d alimentation de chacun des cœurs (Tableau 3- Coeur Tableau : Inductances s parasites des rails d alimentation Dimension des rails Longueur l en µm Largeur w en µm Inductance en nh NOR NORM RC GRID e-3 ISO ISV Modèle des entrées/sorties a. Entrées/sorties des alimentations Comme pour les rails, nous réalisons une extraction RC distribuée d une paire d alimentation. Pour plus de précision, la paire d alimentation est étudiée dans la configuration où VDD et VSS sont placés côte à côte sur la couronne des E/S [3-7]. Dans le cas du circuit CESAME, toutes les alimentations sont disposées par paire.

139 2- Modélisation du circuit CESAME 115 La netlist obtenue faisant plus de cent mille éléments, nous procédons de la même manière que pour l impédance d un cœur avec une analyse AC. Nous en déduisons alors un réseau RC équivalent (Figure 3-22). b. Entrées/sorties des signaux avec R_pad_vdd = 70 mω R_pad_vss = 130 mω C_pad = 9.1 pf Figure : Modèle des E/S des alimentations La paire d alimentation, dédiée à chacun des cœurs logiques, sert également pour les E/S des signaux qui leur sont associés. Il faut donc établir le modèle de ces E/S pour connaître leur contribution sur le bruit d alimentation. L étude de la couronne des E/S du circuit CESAME révèle qu il n y a en fait que les entrées correspondant aux signaux DATA de chaque cœur, ainsi que les sorties OUT, qui ont une alimentation commune avec les cœurs. Les signaux qui sont communs à tous les blocs, tels que l horloge, clock, ou les signaux enable et reset, ont leurs entrées alimentées séparément. L entrée pour le signal DATA est constituée d un simple trigger de Schmidt, dont nous intégrerons directement la netlist dans le modèle. Par contre, le signal de sortie OUT est transmis vers la carte à l aide d une cellule BT8CR, composée d un buffer de sortie et d un predriver dont le code de compensation a été figé en typique. Nous modélisons cette cellule en suivant la méthode présentée dans le chapitre 2, partie 3.3. Mais, pour simplifier le modèle, nous ne tenons pas compte ni du signal enable, ni du courant du predriver. De plus, la tension de cœur étant identique à la tension de la carte, la cellule BT8CR ne contient pas de bloc pour adapter la tension. La Figure 3-23 montre le schéma bloc du modèle de la sortie BT8CR. A Niveau haut du modèle (SPICE) Predriver (VHDL-AMS) Bloc de commande VDD PD ND V PD V ND Buffer de sortie (SPICE) VDD PD ND GND GND Figure : Schéma bloc du modèle de la sortie du BT8CR

140 116 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission La comparaison du pic de courant généré par la sortie sur une charge de 10pF montre que l écart entre le modèle et la netlist SPICE est inférieur à 5% (Figure 3-24). Le listing du modèle de la sortie BT8CR est donné à l annexe B, partie 2. Figure : Pic de courant c généré sur VDD par la sortie BT8CR avec une charge de 10pF 2.3 Modèle du boîtier Le circuit intégré CESAME est monté dans un boîtier TQFP Le modèle électrique du boîtier provient d une simulation en trois dimensions avec le logiciel HFSS [3-8]. Ce modèle a été vérifié par A. Boyer [3-9] avec un autre outil de simulation électromagnétique, ASERIS-EMC2000 [3-10]. La Figure 3-25 montre le schéma électrique du boîtier pour deux broches. Le couplage inductif entre les broches est représenté par des sources de courant contrôlées en courant. leads bonding Figure : Modèle électrique du boîtier TQFP Voir le chapitre 1 partie pour plus d information sur les types de boîtier.

141 2- Modélisation du circuit CESAME 117 Le Tableau 3-11 donne les valeurs approchées des éléments passifs du modèle du boîtier. Les paires d alimentation de chaque cœur étant situées symétriquement tout autour de la puce, les longueurs des bondings et des leads sont pratiquement identiques pour tous les cœurs. Tableau : Valeurs des éléments R, L, C du boîtier Inductance en nh Résistance en mω Capacités en pf L1 K1 L2 K2 R1 R2 Couplge avec la masse C_vdd/vss Broche vdd Broche vss Modèle de la carte Le circuit CESAME est monté sur une carte imprimée de type FR4, 4 couches. La Figure 3-26-a représente le modèle électrique de la carte [3-11]. L effet capacitif des lignes est négligeable devant la capacité de découplage de 47nF, ajoutée au plus près de la puce. La résistance correspond à la résistance interne de l interrupteur utilisé pour activer ou désactiver un coeur. e l w 3-26.a : Modèle électrique du réseau d alimentation de 3-26.b : Calcul de l inductance et de la résistance d un rail sur un circuit imprimé la carte imprimé Figure : Modélisation du réseau d alimentation de la carte imprimée h Plan de masse l R = ρ w e µ 0µ r 8h w L11 = l ln + 2π w 4h avec 0.67 w : largeur du métal l : longueur de la piste e : épaisseur du métal h : hauteur par rapport au substrat Eq. (3-5) Eq. (3-6) L 11 : inductance du conducteur en H µ r = e-6 H/m et µ 0 = 1 R : résistance du conducteur en Ω ρ : résistivité du matériau en Ω.µm ρ Cu = Ω.µm, résistivité ddu cuivre Le Tableau 3-12 donne les valeurs des inductances et résistances obtenues en utilisant les équations Eq. (3-5) et Eq. (3-6). Pour la carte imprimée utilisée, la largeur des pistes, w, est de 300µm, la hauteur de la piste, h, par rapport au plan de masse est de 500µm ou de 1.5mm selon le niveau de la couche de routage et l épaisseur des pistes, e, est de 35µm (Figure 3-26.b).

142 118 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Tableau : Paramètres du modèle électrique de la carte imprimée Couche l en mm h en mm Inductance en nh Résistance en mω vdd vss Modèle du couplage entre le substrat et le plan de masse de la carte Le substrat du circuit intégré et le plan de masse de la carte constituent les armatures d une capacité parasites dont le diélectrique est l'air et le boîtier (Chapitre 2, Figure 2-25). Le substrat de la puce CESAME mesure environ 10mm². Il est situé à environ 1mm du plan de masse, dont 300µm pour l épaisseur du plastique du boîtier et 100µm d air entre le boîtier et la masse. En appliquant les équations Eq et Eq. 2-14, nous obtenons une capacité de couplage de 500fF. 1 = = 1 Ceq Cboitier Cair ε S 0ε r1 h boîtier 2.6 Modèle complet Simulation des cœurs a. Modélisation + 1 ε S 0ε r2 h air = 500fF avec C : Capacité de couplage en ff ε0 = 8.85 ff/mm εr : permittivité relative de l isolant εr1 = 3.9 pour le plastique, εr2 = 1 pour l air S = 10mm² : surface du circuit intégré h : hauteur au dessus du plan de masse de la carte hboîtier = 300µm : épaisseur du plastique du boîtier hair = 100µm : hauteur du boîtier au dessus du plan de masse Le modèle complet de chacun des cœurs est établi à partir d une cellule de référence, qui peut être soit une cellule de base, soit une cellule BaseX20 (Figure 3-27). Selon la cellule de référence utilisée, le courant consommé par ce bloc est reproduit 11 fois 26 ou 239 fois 27, à l aide d une source de courant contrôlée en courant, placée en série avec l impédance du cœur [3-12]-[3-13]. Les valeurs des composants de chaque partie du modèle ont été détaillées dans la partie Cas de la cellule BaseX20.Au total, un coeur est composé de 12 cellules BaseX20 : 1 cellule de référence + 11 fois le modèle équivalent I(t,vdd), Z(f). 27 Cas de la cellule de base.au total, un coeur est composé de 240 cellules de base :. 1 cellule de référence fois le modèle équivalent I(t,vdd), Z(f).

143 2- Modélisation du circuit CESAME 119 Suite à la simulation de ce modèle, nous avons décidé de ne pas inclure le modèle des E/S pour les signaux data et, out. En effet, leur contribution sur le courant total consommé est faible par rapport au courant consommé par le cœur (moins de 5% du courant total consommé). Etant donné la structure de notre circuit, il n y a que ces deux E/S qui commutent lorsque le cœur fonctionne. Celles-ci ne génèrent que très peu de bruit en comparaison des portes logiques. Pour étudier les émissions parasites de la sortie BT8CR, modélisée au paragraphe 2.2.4, nous utiliserons la structure dédiée à l analyse du bruit de commutation des E/S (voir paragraphe 2.6.2). 1.8V Alimentation + carte Boîtier (lead + bonding) Plots d alimentation i VDD Résistances pour la mesure du courant interne clock data enable<1:5> reset 0V VDD Cellule de référence VSS out Rails d alimentation + modèle du coeur Figure : Modèle électrique complet d un cœur du circuit de CESAME b. Résultats de simulation des modèles de coeur La Figure 3-28 montre les résultats de simulation du courant interne, ivdd, consommé par chaque cœur du circuit CESAME, au moment de la commutation de l horloge, pour une activité maximale. Nous constatons que le pic de courant du cœur RC est plus de deux fois plus petit que celui du cœur GRID, montrant bien l efficacité du découplage interne. A partir de ces simulations, nous pouvons établir le classement suivant des blocs en fonction de l amplitude du pic de courant : Courant (ma) igrid > inorm > iisv > iiso > irc coeur NORM coeur ISO coeur RC Courant (ma) C coeur Rcoeur coeur ISV coeur GRID Temps (ns) 3-28.a : Simulation du courant instantané des cœurs NORM, ISO, RC Temps (ns) 3-28.b : Simulation du courant instantané des cœurs RC et GRID Figure : Simulation du courant c instantané é consommé par les modèles des cœurs du circuit CESAME

144 120 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission Le cœur NOR, n ayant pas de résistance en série pour la mesure du courant interne, nous avons simulé les variations de la tension interne de ce bloc (Figure 3-29). L amplitude crête à crête des oscillations atteint presque 1.1V pour une tension nominale de 1.8V. Cette simulation montre bien le risque potentiel d avoir une chute de la tension d alimentation en dessous des seuils de commutations des portes logiques, ce qui entraînerait un dysfonctionnement du circuit. Dans la technologie utilisée pour ce circuit (CMOS 0.18µm), le seuil de commutation est autour de 1V. Il ne reste donc plus beaucoup de marge avant de rencontrer des problèmes. Tension (V) 2,4 2,2 2,0 1,8 1,6 1,4 1,2 coeur NOR Temps (ns) Figure : Simulation de la tension t interne VDD à l entrée e du cœur NOR En plus de vouloir prédire le courant interne consommé par les cœurs logiques, le but de la modélisation est également de réduire le temps de simulation. Le Tableau 3-13 montre le gain de temps obtenu pour le cœur NORM. De presque cinq jours de simulation, pour la netlist SPICE sans extraction post-layout, nous sommes passés à une quinzaine de minutes, pour le modèle. Ceci explique pourquoi nous n avons pas pu comparer les simulations de nos modèles avec les simulations post-layout des cœurs du circuit CESAME, cela demande trop de temps et de ressources CPU. Par conséquent, nous validerons directement la précision de nos modèles en comparant les résultats aux mesures dans le chapitre 4. Netlist SPICE du Corelogic2X, avec les modèles électriques du boîtier et de la carte 4 jours 22 h 57 min 23 s Tableau : Temps de simulation du cœur NORM Extraction de l impédance du coeur Modèle Simulation du modèle complet Total 5 min 44 s 3 h 39 min 02 s 3 h 44 min 46 s 1 BaseX *[Z(f)+i(t)] 17 s 13 min 19 s 13 min 36 s 1 BaseX *[Z(f)+i(t)]

145 2- Modélisation du circuit CESAME Simulation des entrées/sorties a. Modélisation Le bloc dédié à l étude du bruit de commutation des E/S est composé d un bus de huit sorties BT8CR, chacune chargée par une capacité de 100pF. Pour établir le modèle de cette structure, nous utilisons les données déjà extraites pour les cœurs du circuit CESAME. En plus de la cellule BT8CR, modélisée au paragraphe b, il faut inclure dans le modèle électrique la paire d alimentation, le schéma du boîtier et les capacités de charge. L alimentation et le boîtier sont les mêmes que pour les cœurs du circuit CESAME. La Figure 3-30 représente le modèle mixte (VHDL- AMS + SPICE) de ce bus. Nous ne tenons pas compte des coefficients de couplage entre les inductances des signaux de sortie des cellules BT8CR, car ils ne modifient que très légèrement les résultats. Par contre, ils peuvent conduire à des problèmes de convergence ou fortement allonger les temps de simulation. De plus, nous n avons pas ajouté au modèle les résistances parasites des rails d alimentation VDD et VSS, car, là encore, l impact sur les résultats de simulation est très faible. Le bus des huit sorties ne mesure que 600µm de large, soit une résistance d environ 500mΩ, pour la sortie la plus éloignée de l alimentation. Pour un bus plus large, il faudrait probablement en tenir compte. BT8CR VSS Rsensor VDD Modèle RLC du boîtier et du pad C=4pF, R=100mΩ, L=12nH, Cload=100pF 1.8V Plots d alimentation Boîtier Alimentation + carte Figure : Modèle électrique du bus de sorties BT8CR : modèle mixte

146 122 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission b. Résultats de simulation La Figure 3-31 montre la comparaison des résultats de simulation entre le modèle établi Figure 3-30 et la netlist SPICE. L écart entre les deux méthodes est d environ 30%. Nous pouvons constater que, pour la simulation avec la netlist SPICE, un problème d oscillation sur les signaux délivrés par le predriver (Figure 3-32.a) entraîne un retard dans la commutation de la sortie (Figure 3-32.b) et des rebonds sur le courant. Ceci se répercute également dans l allure du pic de courant au moment de la commutation. Courant (ma) Temps (ns) netlist SPICE modele mixte Figure : Simulation du courant consommé lors de la commutation d un bus de huit sorties BT8CR, chargé par des capacités de 100pF 3-32.a : Comparaison des signaux délivrés par le predriver 3-32.b : Comparaison des signaux aux bornes de la capacité de charge Figure : Comparaison des signaux délivr d livrés en sortie du predriver et aux bornes de la capacité de charge, dans les cas d une simulation de la netlist SPICE et du modèle mixte La Figure 3-33 montre les variations des tensions internes d alimentation VDD et VSS, obtenues à l aide de la simulation du modèle mixte. Au moment de la commutation, nous constatons une très forte chute de

147 1-123 tension de presque 1.6V. Cela n a pas de conséquence sur les niveaux logiques des signaux de sorties, tant que la différence entre les tensions VDD et VSS reste supérieur à 1V, ce qui est le cas dans cet exemple. Figure : Variations de la tension interne d alimentation n au moment de la commutation (simulation du modèle mixte) La mesure du courant interne à l aide d un capteur à échantillonnage permettra de dire quelle est la simulation qui s approche le plus de la réalité. Nous relevons déjà un premier intérêt à utiliser le modèle mixte en VHDL-AMS et SPICE. Il n a fallu que quinze secondes pour simuler le modèle mixte, alors que la simulation de la netlist SPICE a demandé plus de neuf minutes, soit un rapport de presque quarante entre les temps de simulation. Pour des bus plus importants, le gain de temps sera encore plus flagrant. 3. CONCLUSION Dans ce chapitre, nous avons présenté le circuit intégré CESAME. Ce véhicule de test, dédié à l étude des émissions électromagnétiques, est constitué de six cœurs de logiques identiques, mais intégrant différentes techniques de réduction de bruit. Après avoir détaillé ces techniques, nous avons modélisé chacun des cœurs en appliquant la stratégie de simulation en bruit dérivée du modèle ICEM, décrit dans le chapitre 2. Nous avons donc établi une source de courant équivalente pour chaque cœur et extrait le réseau de composants passifs des alimentations. La comparaison des simulations des modèles des six cœurs nous a déjà permis de voir le gain potentiel de réduction de bruit que pouvait apporter certaines techniques comme les capacités de découplage interne ou les caissons d isolation. D autre part, les modèles mis en place respectent les critères que nous nous étions fixés dans le chapitre 2. En effet, les modèles sont prédictifs, rapides à simuler, et ils utilisent des sources de courant i(t,vdd) qui permettent de tenir compte des variations de l alimentation. Il reste maintenant à valider, par la mesure, les modèles établis dans ce chapitre. Pour cela, nous avons développé un capteur de courant intégré qui permettra de mesurer les variations des courants internes sur les alimentations de chaque cœur, en s affranchissant de l effet passe-bas du boîtier.

148 124 Chapitre 3 : CESAME : Véhicule de test pour la validation du modèle d émission 4. REFERENCES [3-1] MEDEA+ MESDIE A509, Microelectronic EMC System Design for High Density Interconnect and High Frequency Environment, [3-2] MEDEA+ MESDIE A509, Microelectronic EMC System Design for High Density Interconnect and High Frequency Environment, Full Project Proposal, paragraph 4.6: CESAME test chip, [3-3] L. Courau, CESAME test chip circuit definition, MEDEA+ MESDIE A509, WP 4 Task 4.6, Milestone report M4.1, Dec [3-4] B. Gerbert-Gaillard, EMI Modelling of IC core, toward a core model based on current evaluation and RC extraction, tomes 1 et 2, rapport de DEA, Institut des sciences et des technologies, Université J. Fourier, Grenoble, Sept [3-5] J. Guillorit, Development, validation and automation of a noise modeling methodology, rapport de stage ingénieur, INSA Toulouse, Juin 2002 [3-6] R. Perdriau, Méthodologie de prédiction des niveaux d émission conduite dans les circuits intégrés, à l aide de VHDL-AMS, thèse présentée l Université Catholique de Louvain (Belgique), Chapitre 3, Mars 2003 [3-7] J. Guillorit, Développement, validation et automatisation d une stratégie de modélisation en bruit des circuits intégrés, rapport de DEA, INSA Toulouse, Sept [3-8] HFSS de Ansoft, [3-9] A. Boyer, Modélisation d un boîtier TQFP144 par mesures et simulation logicielle, rapport de DEA, INSA Toulouse, Sept [3-10] ASERIS-EMC2000 de EADS-CCR, [3-11] E. Lamoureux, Modélisation de la circulation de courant dans un circuit test en HCMOS8 0.18µm, rapport de DEA, INSA Toulouse, Sept [3-12] B. Vrignon, Simulation de la puce CESAME, rapport interne, STMicroelectronics, Février [3-13] B. Vrignon, Validation of the ICEM current model, MEDEA+ MESDIE A509, WP 1 Task 1.5, Milestone report M1.3, June 2003

149 Chapitre 4 VALIDATION PAR LA MESURE DES MODELES ELECTRIQUES Pour valider les modèles d émission du circuit CESAME et vérifier l efficacité des techniques de réduction de bruit, il nous faut maintenant mesurer l activité en courant des six cœurs intégrés dans ce composant. Pour ce faire, nous disposons soit des méthodes de mesures normalisées en mode conduit (1-ohm) ou rayonné (cellule TEM ou GTEM, scan champ proche), soit de capteurs de courant à échantillonnage, interne au circuit. Mais, avant d étudier les cœurs dans leur globalité, nous caractérisons préalablement le boîtier à vide et l impédance du réseau d alimentation pour chaque bloc. Nous vérifions également le modèle des entrées/sorties (E/S) à l aide du bus prévu à cet effet sur le circuit CESAME. Pour chacun des résultats, nous présentons la méthode de mesure employée, ainsi que la comparaison entre mesures et simulations. 1. MESURE DU BOITIER La première étape dans la validation des modèles d émission des cœurs du circuit CESAME est de vérifier le modèle du boîtier à vide. Pour cela, nous reprenons l étude de A. Boyer [4-1] qui a caractérisé le boîtier TQFP144 du circuit CESAME à l aide d un analyseur de réseau vectoriel (VNA : Vector Network Analyzer et d un réflectromètre (TDR : Time Domain Reflectrometry ). Il a ensuite comparé les mesures au modèle extrait par STMicroelectronics à l aide d outils de simulation électromagnétique. 1.1 Méthodes de mesure Analyseur de réseau vectoriel L analyseur de réseau vectoriel (Figure 4-1.a) est un appareil dédié à la mesure des paramètres S dans le domaine fréquentiel [4-2]. Il est constitué d un générateur de sinusoïdales, appliqué en entrée du dispositif (DUT) à étudier, et d un filtre à bande étroite en récepteur. La mesure est réalisée de la façon suivante : la source balaie une certaine gamme de fréquence générant ainsi des signaux sinusoïdaux en entrée du système à 125

150 126 Chapitre 4 : Validation par la mesure des modèles électriques caractériser. Le récepteur est synchronisé sur la source et reçoit soit le signal réfléchi, soit le signal transmis par le dispositif (Figure 4-1.b). En effet, l analyseur de réseau vectoriel est doté de 2 ports 28 pouvant se connecter à un quadripôle sous test (un port connecté en entrée et le second en sortie). Rsource 4-1.a : Analyseur de réseau vectoriel 4-1.b : Schéma fonctionnel Figure : Analyseur de réseau vectoriel VNA Câble V réfléchi L analyseur fournit alors les quatre paramètres S suivants qui caractérisent entièrement le système : Port 1 DUT Port 2 V transmis Vréfléchi en 1 S11 : coefficient de réflexion sur le port 1 : S11 =. Eq. (4-1) V Vtransmis 2 1 S12 : coefficient de transmission du port 2 au port 1 : S12 =. Eq. (4-2) V incident incident Vtransmis 1 2 S21 : coefficient de transmission du port 1 au port 2 : S21 =. Eq. (4-3) V Vréfléchi en 2 S22 : coefficient de réflexion sur le port 2 : S22 =. Eq. (4-4) V incident La théorie sur les quadripôles et les paramètres S est rappelée en annexe A. Pour caractériser le boîtier seul, nous mesurons le paramètre S11. A partir de ce paramètre, il est possible de calculer l impédance Zin en entrée du circuit (Figure 4-2) : V Z Z 1+ S S = =, Z = 50Ω Z = Z réfléchi in in 0 Vincident Zin + Z0 1 S11 si S = R + jx : R X 2X Zin = Z + j Z (1 R) + X (1 R) + X Z 0 Générateur Analyseur de réseau vectoriel Z in Connecteurs + câbles + boîtier Circuit sous test incident Figure : Mesure de l impédance du boîtier en réflexion Eq. (4-5) 28 Selon le type d appareil, il peut y avoir plus de 2 ports.

151 1- Mesure du boîtier 127 A partir du profil de l impédance Zin en fonction de la fréquence, nous en déduisons un modèle électrique global, composé d éléments passifs, reproduisant le comportement du boîtier TQFP testé jusqu à une certaine fréquence Réflectrométrie dans le domaine temporel La réflectrométrie dans le domaine temporel (TDR, Time Domain Reflectrometry) est généralement utilisée pour détecter des défauts dans des câbles. Cependant, elle peut également servir à caractériser des interconnexions de plus petites tailles, telles que des pistes de cartes électroniques, des connecteurs ou des boîtiers [4-3]. Par rapport à un analyseur de réseau vectoriel, un instrument de TDR permet de donner la topologie d une ligne de transmission. Un instrument de TDR est composé d un générateur, qui envoie des fronts montants rapides (dans notre cas 35ps) comme signaux incidents dans la ligne à tester, et d un oscilloscope à haute résolution, qui mesure en temporel l ensemble des signaux réfléchis par les éventuelles discontinuités de la ligne (Figure 4-3). Ces défauts sont dus à des changements physiques de la ligne, ce qui provoque des ruptures d impédance. Rsource Générateur de front 4-3.a : Instrument de réflectrométrie dans le 4-3.b : Schéma fonctionnel domaine temporel Figure : Instrument de réflectrométrie dans le domaine temporel TDR Circuit échantillonneur V incident V réfléchi Composant à tester La réflectrométrie fournit une mesure du coefficient de réflexion, ρ, en fonction du temps, à partir de laquelle il est possible d extraire l impédance de la ligne traversée par le front incident : ρ V Z Z 1+ ρ + 1 ρ réfléchi in 0 = = Zin = Z0 Vincident Zin Z0 Z L Eq. (4-6) L extraction du modèle électrique par A. Boyer [4-1], à partir de la mesure par réflectrométrie, est présentée en annexe C. 1.2 Validation du modèle du boîtier A l aide des mesures obtenues avec l analyseur de réseau vectoriel et l instrument de TDR sur le boîtier TQFP144 du circuit intégré CESAME, nous évaluons la validité du modèle proposé dans le chapitre 3, en particulier en haute fréquence. En effet, la mesure de l impédance du boîtier montre un certain nombre de

152 128 Chapitre 4 : Validation par la mesure des modèles électriques résonances. Or, pour modéliser un tel circuit avec des éléments passifs R, L, C, il faut ajouter à chaque résonance des composants supplémentaires (réseaux en échelle). Dans notre cas, le modèle n est constitué que de deux étages d éléments passifs et a été établi en simulation à 100MHz Caractérisation des leads du boîtier Pour caractériser les leads, il est nécessaire d ouvrir un boîtier par attaque acide pour mettre à nue la puce et couper les fils de bonding (Figure 4-4.a). Le boîtier est ensuite soudé sur une carte avec des connecteurs SMA pour pouvoir brancher les appareils de mesure. Nous caractérisons la broche la plus courte, située au milieu d un côté du boîtier et la broche la plus longue, située près d un coin (Figure 4-4.b). 4-4.a : Boîtier de CESAME ouvert après attaque acide 4-4.b : Empreinte de la carte pour caractériser les leads du boîtier Figure : Caractérisation du boîtier TQFP144 du circuit intégré CESAME a. Comparaison mesure - simulation avec l analyseur de réseau vectoriel Afin d extraire le modèle du boîtier seul, il est nécessaire de mesurer séparément le connecteur SMA seul, le connecteur SMA avec la piste, le connecteur SMA avec la piste et le boîtier. La Figure 4-5 montre le modèle global qui a été obtenu, ainsi que la comparaison entre la simulation et la mesure à l analyseur de réseau vectoriel. Le lead est représenté par un modèle L, C avec une inductance de 5nH et une capacité vers la masse de 0.45pF. Nous avons une bonne corrélation de la simulation avec la mesure jusqu à 4GHz. simulation mesure 4-5.a : Modèle du boîtier avec le connecteur SMA et la piste, extrait à partir de la mesure 4-5.b : Comparaison mesure - simulation Figure : Comparaison mesure - simulation du lead au milieu du boîtier TQFP144 (analyseur de réseau vectoriel)

EMETTEUR ULB. Architectures & circuits. Ecole ULB GDRO ESISAR - Valence 23-27/10/2006. David MARCHALAND STMicroelectronics 26/10/2006

EMETTEUR ULB. Architectures & circuits. Ecole ULB GDRO ESISAR - Valence 23-27/10/2006. David MARCHALAND STMicroelectronics 26/10/2006 EMETTEUR ULB Architectures & circuits David MARCHALAND STMicroelectronics 26/10/2006 Ecole ULB GDRO ESISAR - Valence 23-27/10/2006 Introduction Emergence des applications de type LR-WPAN : Dispositif communicant

Plus en détail

Contribution à la conception par la simulation en électronique de puissance : application à l onduleur basse tension

Contribution à la conception par la simulation en électronique de puissance : application à l onduleur basse tension Contribution à la conception par la simulation en électronique de puissance : application à l onduleur basse tension Cyril BUTTAY CEGELY VALEO 30 novembre 2004 Cyril BUTTAY Contribution à la conception

Plus en détail

THESE DOCTEUR. Génie Electrique. Maxime MOREAU

THESE DOCTEUR. Génie Electrique. Maxime MOREAU N d ordre : 117 ECOLE CENTRALE DE LILLE THESE présentée en vue d obtenir le grade de DOCTEUR en Génie Electrique par Maxime MOREAU DOCTORAT DELIVRE PAR L ECOLE CENTRALE DE LILLE Modélisation haute fréquence

Plus en détail

Le multiplexage. Sommaire

Le multiplexage. Sommaire Sommaire Table des matières 1- GENERALITES... 2 1-1 Introduction... 2 1-2 Multiplexage... 4 1-3 Transmission numérique... 5 2- LA NUMERATION HEXADECIMALE Base 16... 8 3- ARCHITECTURE ET PROTOCOLE DES RESEAUX...

Plus en détail

Champ électromagnétique?

Champ électromagnétique? Qu est-ce qu un Champ électromagnétique? Alain Azoulay Consultant, www.radiocem.com 3 décembre 2013. 1 Définition trouvée à l article 2 de la Directive «champs électromagnétiques» : des champs électriques

Plus en détail

Présenté par : Sous la direction de :

Présenté par : Sous la direction de : ANNEE UNIVERSITAIRE 2006 2007 LAYOUT DE SWITCHS RF STAGE EFFECTUE A ST MICROELECTRONICS GRENOBLE Rapport de stage de licence professionnelle EISI option microélectronique microsystèmes Présenté par : Sous

Plus en détail

THESE. Présentée à : L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE. Pour l obtention. Du DOCTORAT DE L I.N.S.A.

THESE. Présentée à : L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE. Pour l obtention. Du DOCTORAT DE L I.N.S.A. THESE Présentée à : L INSTITUT NATIONAL DES SCIENCES APPLIQUEES DE TOULOUSE Pour l obtention Du DOCTORAT DE L I.N.S.A. Spécialité : CONCEPTION DE CIRCUITS MICROELECTRONIQUES ET MICROSYSTEMES Par Fabrice

Plus en détail

Circuits intégrés micro-ondes

Circuits intégrés micro-ondes Chapitre 7 Circuits intégrés micro-ondes Ce chapitre sert d introduction aux circuits intégrés micro-ondes. On y présentera les éléments de base (résistance, capacitance, inductance), ainsi que les transistors

Plus en détail

ÉTUDE DE LA SUSCEPTIBILITÉ DES CIRCUITS INTÉGRÉS NUMÉRIQUES AUX AGRESSIONS HYPER-FRÉQUENCES

ÉTUDE DE LA SUSCEPTIBILITÉ DES CIRCUITS INTÉGRÉS NUMÉRIQUES AUX AGRESSIONS HYPER-FRÉQUENCES N o d ordre : 817 THÈSE présentée à L INSTITUT NATIONAL DES SCIENCES APPLIQUÉES DE TOULOUSE pour l obtention du titre de DOCTEUR de l Institut National des Sciences Appliquées de Toulouse Spécialité :

Plus en détail

Transmission de données. A) Principaux éléments intervenant dans la transmission

Transmission de données. A) Principaux éléments intervenant dans la transmission Page 1 / 7 A) Principaux éléments intervenant dans la transmission A.1 Equipement voisins Ordinateur ou terminal Ordinateur ou terminal Canal de transmission ETTD ETTD ETTD : Equipement Terminal de Traitement

Plus en détail

Compatibilité Électromagnétique

Compatibilité Électromagnétique Compatibilité Électromagnétique notions générales et applications à l électronique de puissance Ir. Stéphane COETS 18 mai 2005 Journée d étude en Électronique de Puissance 1 Plan de l exposé La Compatibilité

Plus en détail

WWW.ELCON.SE Multichronomètre SA10 Présentation générale

WWW.ELCON.SE Multichronomètre SA10 Présentation générale WWW.ELCON.SE Multichronomètre SA10 Présentation générale Le SA10 est un appareil portable destiné au test des disjoncteurs moyenne tension et haute tension. Quoiqu il soit conçu pour fonctionner couplé

Plus en détail

Les transistors à effet de champ.

Les transistors à effet de champ. Chapitre 2 Les transistors à effet de champ. 2.1 Les différentes structures Il existe de nombreux types de transistors utilisant un effet de champ (FET : Field Effect Transistor). Ces composants sont caractérisés

Plus en détail

08/07/2015 www.crouzet.com

08/07/2015 www.crouzet.com 17,5mm - 1 Sortie statique 0,7A MUS2 Ref 88827004 Multifonction ou monofonction Multigamme (7 gammes commutables) Multitension Bornes à vis ou à ressort Visualisation des états par 1 led (version relais)

Plus en détail

T500 DUAlTACH. JAQUET T500 DualTach Instrument de mesure et de surveillance équipé de 2 entrées fréquence TACHYMETRE 2 CANAUX

T500 DUAlTACH. JAQUET T500 DualTach Instrument de mesure et de surveillance équipé de 2 entrées fréquence TACHYMETRE 2 CANAUX 02-09 T500 DUAlTACH JAQUET T500 DualTach Instrument de mesure et de surveillance équipé de 2 entrées fréquence JAQUET T500 DualTach Instrument multi canal de mesure et de surveillance pour applications

Plus en détail

LES CARACTERISTIQUES DES SUPPORTS DE TRANSMISSION

LES CARACTERISTIQUES DES SUPPORTS DE TRANSMISSION LES CARACTERISTIQUES DES SUPPORTS DE TRANSMISSION LES CARACTERISTIQUES DES SUPPORTS DE TRANSMISSION ) Caractéristiques techniques des supports. L infrastructure d un réseau, la qualité de service offerte,

Plus en détail

Oscilloscope actif de précision CONCEPT 4000M

Oscilloscope actif de précision CONCEPT 4000M Oscilloscope actif de précision CONCEPT 4000M ZI Toul Europe, Secteur B 54200 TOUL Tél.: 03.83.43.85.75 Email : deltest@deltest.com www.deltest.com Introduction L oscilloscope actif de précision Concept

Plus en détail

VIII- Circuits séquentiels. Mémoires

VIII- Circuits séquentiels. Mémoires 1 VIII- Circuits séquentiels. Mémoires Maintenant le temps va intervenir. Nous avions déjà indiqué que la traversée d une porte ne se faisait pas instantanément et qu il fallait en tenir compte, notamment

Plus en détail

Acquisition et conditionnement de l information Les capteurs

Acquisition et conditionnement de l information Les capteurs Acquisition et conditionnement de l information Les capteurs COURS 1. Exemple d une chaîne d acquisition d une information L'acquisition de la grandeur physique est réalisée par un capteur qui traduit

Plus en détail

EP 2 339 758 A1 (19) (11) EP 2 339 758 A1 (12) DEMANDE DE BREVET EUROPEEN. (43) Date de publication: 29.06.2011 Bulletin 2011/26

EP 2 339 758 A1 (19) (11) EP 2 339 758 A1 (12) DEMANDE DE BREVET EUROPEEN. (43) Date de publication: 29.06.2011 Bulletin 2011/26 (19) (12) DEMANDE DE BREVET EUROPEEN (11) EP 2 339 758 A1 (43) Date de publication: 29.06.2011 Bulletin 2011/26 (21) Numéro de dépôt: 09179459.4 (51) Int Cl.: H04B 1/69 (2011.01) H03K 5/08 (2006.01) H03K

Plus en détail

III Capteurs et actuateurs

III Capteurs et actuateurs III Capteurs et actuateurs Tous les systèmes électroniques ont en commun qu ils fonctionnent selon le principe ETS (Entrée, Traitement, Sortie) du traitement de l information. ENTRÉE TRAITEMENT SORTIE

Plus en détail

Filtres passe-bas. On utilise les filtres passe-bas pour réduire l amplitude des composantes de fréquences supérieures à la celle de la coupure.

Filtres passe-bas. On utilise les filtres passe-bas pour réduire l amplitude des composantes de fréquences supérieures à la celle de la coupure. Filtres passe-bas Ce court document expose les principes des filtres passe-bas, leurs caractéristiques en fréquence et leurs principales topologies. Les éléments de contenu sont : Définition du filtre

Plus en détail

Chapitre 2 : communications numériques.

Chapitre 2 : communications numériques. Chapitre 2 : communications numériques. 1) généralités sur les communications numériques. A) production d'un signal numérique : transformation d'un signal analogique en une suite d'éléments binaires notés

Plus en détail

Le transistor bipolaire

Le transistor bipolaire IUT Louis Pasteur Mesures Physiques Electronique Analogique 2ème semestre 3ème partie Damien JACOB 08-09 Le transistor bipolaire I. Description et symboles Effet transistor : effet physique découvert en

Plus en détail

LA MESURE INDUSTRIELLE

LA MESURE INDUSTRIELLE E02 LA MESURE INDUSTRIELLE 20 Heures Technicien responsable de la maintenance Approfondir les techniques de mesure; Prendre en compte l aspect métrologie. Connaître les limites et les facteurs d influences

Plus en détail

Comment aborder en pédagogie l aspect «système» d une chaîne télécom?

Comment aborder en pédagogie l aspect «système» d une chaîne télécom? Comment aborder en pédagogie l aspect «système» d une chaîne télécom? Introduction : Guillaume Ducournau, Christophe Gaquière, Thierry Flamen guillaume.ducournau@polytech-lille.fr Plate-forme PolyCOM,

Plus en détail

Conception et Intégration de Systèmes Critiques

Conception et Intégration de Systèmes Critiques Conception et Intégration de Systèmes Critiques 15 12 18 Non 50 et S initier aux méthodes le développement de projet (plan de développement, intégration, gestion de configuration, agilité) Criticité temporelle

Plus en détail

Enregistrement automatique. des données

Enregistrement automatique. des données Enregistrement automatique des données Chapitre: 6 Page No.: 1 Il n y a que quelques années que l enregistrement manuel de données géotechniques était de coutume. L introduction de l enregistrement automatique

Plus en détail

Chapitre 2 : Systèmes radio mobiles et concepts cellulaires

Chapitre 2 : Systèmes radio mobiles et concepts cellulaires Chapitre 2 : Systèmes radio mobiles et concepts cellulaires Systèmes cellulaires Réseaux cellulaires analogiques de 1ère génération : AMPS (USA), NMT(Scandinavie), TACS (RU)... Réseaux numériques de 2ème

Plus en détail

INTRODUCTION A L ELECTRONIQUE NUMERIQUE ECHANTILLONNAGE ET QUANTIFICATION I. ARCHITECTURE DE L ELECRONIQUE NUMERIQUE

INTRODUCTION A L ELECTRONIQUE NUMERIQUE ECHANTILLONNAGE ET QUANTIFICATION I. ARCHITECTURE DE L ELECRONIQUE NUMERIQUE INTRODUCTION A L ELECTRONIQUE NUMERIQUE ECHANTILLONNAGE ET QUANTIFICATION I. ARCHITECTURE DE L ELECRONIQUE NUMERIQUE Le schéma synoptique ci-dessous décrit les différentes étapes du traitement numérique

Plus en détail

Mini_guide_Isis.pdf le 23/09/2001 Page 1/14

Mini_guide_Isis.pdf le 23/09/2001 Page 1/14 1 Démarrer...2 1.1 L écran Isis...2 1.2 La boite à outils...2 1.2.1 Mode principal...3 1.2.2 Mode gadgets...3 1.2.3 Mode graphique...3 2 Quelques actions...4 2.1 Ouvrir un document existant...4 2.2 Sélectionner

Plus en détail

Relais statiques SOLITRON MIDI, Commutation analogique, Multi Fonctions RJ1P

Relais statiques SOLITRON MIDI, Commutation analogique, Multi Fonctions RJ1P Relais statiques SOLITRON MIDI, Commutation analogique, Multi Fonctions RJ1P Relais statique CA Multi fonctions - 5 sélections de modes de fonctionnement: angle de phase, trains d ondes distribuées et

Plus en détail

Les transistors à effet de champ

Les transistors à effet de champ etour au menu! Les transistors à effet de champ 1 tructure A TANITO à JONCTION (JFET) Contrairement aux transistors bipolaires dont le fonctionnement repose sur deux types de porteurs les trous et les

Plus en détail

ELP 304 : Électronique Numérique. Cours 1 Introduction

ELP 304 : Électronique Numérique. Cours 1 Introduction ELP 304 : Électronique Numérique Cours 1 Introduction Catherine Douillard Dépt Électronique Les systèmes numériques : généralités (I) En électronique numérique, le codage des informations utilise deux

Plus en détail

Présentation de la plateforme Diagnostic RFID

Présentation de la plateforme Diagnostic RFID Présentation de la plateforme Diagnostic RFID Responsables Philippe Pannier, professeur, Université de Provence Fabien Pellet, Ingénieur, ISEN Toulon Personnels impliqués Equipe Projet RFID Capteurs Ingénieurs

Plus en détail

SIMULATION HYBRIDE EN TEMPOREL D UNE CHAMBRE REVERBERANTE

SIMULATION HYBRIDE EN TEMPOREL D UNE CHAMBRE REVERBERANTE SIMULATION HYBRIDE EN TEMPOREL D UNE CHAMBRE REVERBERANTE Sébastien LALLECHERE - Pierre BONNET - Fatou DIOUF - Françoise PALADIAN LASMEA / UMR6602, 24 avenue des landais, 63177 Aubière pierre.bonnet@lasmea.univ-bpclermont.fr

Plus en détail

Recommandations pour la définition des appareils de mesures utilisés en protection cathodique

Recommandations pour la définition des appareils de mesures utilisés en protection cathodique RECOMMANDATION PCRA 008 Janvier 2010 Rev. 0 Commission Protection Cathodique et Revêtements Associés Recommandations pour la définition des appareils de mesures utilisés en protection cathodique AVERTISSEMENT

Plus en détail

Fiche technique CPU 314SC/DPM (314-6CG13)

Fiche technique CPU 314SC/DPM (314-6CG13) Fiche technique CPU 314SC/DPM (3146CG13) Données techniques N de commande 3146CG13 Type CPU 314SC/DPM Information générale Note Caractéristiques SPEEDBus Technologie SPEED7 24 x DI, 16 x DO, 8 x DIO, 4

Plus en détail

Mode d emploi ALTO MONITOR PROCESSEUR D ÉCOUTE. www.altoproaudio.com Version 1.0 Juillet 2003 Français

Mode d emploi ALTO MONITOR PROCESSEUR D ÉCOUTE. www.altoproaudio.com Version 1.0 Juillet 2003 Français Mode d emploi ALTO MONITOR PROCESSEUR D ÉCOUTE www.altoproaudio.com Version 1.0 Juillet 2003 Français SOMMAIRE 1. INTRODUCTION................................................................... 4 2. FONCTIONNALITÉS................................................................

Plus en détail

2.1 Le point mémoire statique Le point mémoire statique est fondé sur le bistable, dessiné de manière différente en Figure 1.

2.1 Le point mémoire statique Le point mémoire statique est fondé sur le bistable, dessiné de manière différente en Figure 1. Mémoires RAM 1. LOGIUE STATIUE ET LOGIUE DYNAMIUE Le point mémoire est l élément de base, capable de mémoriser un bit. Il y a deux approches possibles. L approche statique est fondée sur la l'utilisation

Plus en détail

Equipement. électronique

Equipement. électronique MASTER ISIC Les générateurs de fonctions 1 1. Avant-propos C est avec l oscilloscope, le multimètre et l alimentation stabilisée, l appareil le plus répandu en laboratoire. BUT: Fournir des signau électriques

Plus en détail

Mini_guide_Isis_v6.doc le 10/02/2005 Page 1/15

Mini_guide_Isis_v6.doc le 10/02/2005 Page 1/15 1 Démarrer... 2 1.1 L écran Isis... 2 1.2 Les barres d outils... 3 1.2.1 Les outils d édition... 3 1.2.2 Les outils de sélection de mode... 4 1.2.3 Les outils d orientation... 4 2 Quelques actions... 5

Plus en détail

Analyse de la dynamique d un lit fluidisé gaz-solide en interaction acoustique avec son système de ventilation : comparaison théorie/expérience.

Analyse de la dynamique d un lit fluidisé gaz-solide en interaction acoustique avec son système de ventilation : comparaison théorie/expérience. Analyse de la dynamique d un lit fluidisé gaz-solide en interaction acoustique avec son système de ventilation : comparaison théorie/expérience. F.BONNIOL, C. SIERRA, R. OCCELLI AND L. TADRIST Laboratoire

Plus en détail

TP Modulation Démodulation BPSK

TP Modulation Démodulation BPSK I- INTRODUCTION : TP Modulation Démodulation BPSK La modulation BPSK est une modulation de phase (Phase Shift Keying = saut discret de phase) par signal numérique binaire (Binary). La phase d une porteuse

Plus en détail

Chapitre 1 Régime transitoire dans les systèmes physiques

Chapitre 1 Régime transitoire dans les systèmes physiques Chapitre 1 Régime transitoire dans les systèmes physiques Savoir-faire théoriques (T) : Écrire l équation différentielle associée à un système physique ; Faire apparaître la constante de temps ; Tracer

Plus en détail

Cours n 12. Technologies WAN 2nd partie

Cours n 12. Technologies WAN 2nd partie Cours n 12 Technologies WAN 2nd partie 1 Sommaire Aperçu des technologies WAN Technologies WAN Conception d un WAN 2 Lignes Louées Lorsque des connexions dédiées permanentes sont nécessaires, des lignes

Plus en détail

ENREGISTREUR DE TEMPERATURE

ENREGISTREUR DE TEMPERATURE ENREGISTREUR DE TEMPERATURE Jean-Pierre MANDON 2005 www.pictec.org Cet enregistreur de température a été réalisé dans le cadre de la construction d'un chauffe eau solaire. Il me permet d'enregistrer les

Plus en détail

Cours d électricité. Circuits électriques en courant constant. Mathieu Bardoux. 1 re année

Cours d électricité. Circuits électriques en courant constant. Mathieu Bardoux. 1 re année Cours d électricité Circuits électriques en courant constant Mathieu Bardoux mathieu.bardoux@univ-littoral.fr IUT Saint-Omer / Dunkerque Département Génie Thermique et Énergie 1 re année Objectifs du chapitre

Plus en détail

Transmission d informations sur le réseau électrique

Transmission d informations sur le réseau électrique Transmission d informations sur le réseau électrique Introduction Remarques Toutes les questions en italique devront être préparées par écrit avant la séance du TP. Les préparations seront ramassées en

Plus en détail

UE 503 L3 MIAGE. Initiation Réseau et Programmation Web La couche physique. A. Belaïd

UE 503 L3 MIAGE. Initiation Réseau et Programmation Web La couche physique. A. Belaïd UE 503 L3 MIAGE Initiation Réseau et Programmation Web La couche physique A. Belaïd abelaid@loria.fr http://www.loria.fr/~abelaid/ Année Universitaire 2011/2012 2 Le Modèle OSI La couche physique ou le

Plus en détail

THÈSE. présentée à TÉLÉCOM PARISTECH. pour obtenir le grade de. DOCTEUR de TÉLÉCOM PARISTECH. Mention Informatique et Réseaux. par.

THÈSE. présentée à TÉLÉCOM PARISTECH. pour obtenir le grade de. DOCTEUR de TÉLÉCOM PARISTECH. Mention Informatique et Réseaux. par. École Doctorale d Informatique, Télécommunications et Électronique de Paris THÈSE présentée à TÉLÉCOM PARISTECH pour obtenir le grade de DOCTEUR de TÉLÉCOM PARISTECH Mention Informatique et Réseaux par

Plus en détail

Aiguilleurs de courant intégrés monolithiquement sur silicium et leurs associations pour des applications de conversion d'énergie

Aiguilleurs de courant intégrés monolithiquement sur silicium et leurs associations pour des applications de conversion d'énergie Aiguilleurs de courant intégrés monolithiquement sur silicium et leurs associations pour des applications de conversion d'énergie ABDELILAH EL KHADIRY ABDELHAKIM BOURENNANE MARIE BREIL DUPUY FRÉDÉRIC RICHARDEAU

Plus en détail

3. Artefacts permettant la mesure indirecte du débit

3. Artefacts permettant la mesure indirecte du débit P-14V1 MÉTHODE DE MESURE DU DÉBIT D UN EFFLUENT INDUSTRIEL EN CANALISATIONS OUVERTES OU NON EN CHARGE 1. Domaine d application Cette méthode réglemente la mesure du débit d un effluent industriel en canalisations

Plus en détail

TABLE DES MATIÈRES 1. DÉMARRER ISIS 2 2. SAISIE D UN SCHÉMA 3 & ' " ( ) '*+ ", ##) # " -. /0 " 1 2 " 3. SIMULATION 7 " - 4.

TABLE DES MATIÈRES 1. DÉMARRER ISIS 2 2. SAISIE D UN SCHÉMA 3 & '  ( ) '*+ , ##) #  -. /0  1 2  3. SIMULATION 7  - 4. TABLE DES MATIÈRES 1. DÉMARRER ISIS 2 2. SAISIE D UN SCHÉMA 3! " #$ % & ' " ( ) '*+ ", ##) # " -. /0 " 1 2 " 3' & 3. SIMULATION 7 0 ( 0, - 0 - " - & 1 4. LA SOURIS 11 5. LES RACCOURCIS CLAVIER 11 STI Electronique

Plus en détail

LES MÉMOIRES FLASH : ENTRE MÉMOIRE VIVE ET MÉMOIRE DE STOCKAGE. Etienne Nowak 12 mars 2015. Etienne Nowak - 12 mars 2015 - GIS-SPADON

LES MÉMOIRES FLASH : ENTRE MÉMOIRE VIVE ET MÉMOIRE DE STOCKAGE. Etienne Nowak 12 mars 2015. Etienne Nowak - 12 mars 2015 - GIS-SPADON LES MÉMOIRES FLASH : ENTRE MÉMOIRE VIVE ET MÉMOIRE DE STOCKAGE Etienne Nowak 12 mars 2015 PRÉSENTATION ETIENNE NOWAK

Plus en détail

0.8 U N /0.5 U N 0.8 U N /0.5 U N 0.8 U N /0.5 U N 0.2 U N /0.1 U N 0.2 U N /0.1 U N 0.2 U N /0.1 U N

0.8 U N /0.5 U N 0.8 U N /0.5 U N 0.8 U N /0.5 U N 0.2 U N /0.1 U N 0.2 U N /0.1 U N 0.2 U N /0.1 U N Série 55 - Relais industriels 7-10 A Caractéristiques 55.12 55.13 55.14 Relais pour usage général avec 2, 3 ou 4 contacts Montage sur circuit imprimé 55.12-2 contacts 10 A 55.13-3 contacts 10 A 55.14-4

Plus en détail

1 Démarrer... 3 1.1 L écran Isis...3 1.2 La boite à outils...3 1.2.1 Mode principal... 4 1.2.2 Mode gadget...4 1.2.3 Mode graphique...

1 Démarrer... 3 1.1 L écran Isis...3 1.2 La boite à outils...3 1.2.1 Mode principal... 4 1.2.2 Mode gadget...4 1.2.3 Mode graphique... 1 Démarrer... 3 1.1 L écran Isis...3 1.2 La boite à outils...3 1.2.1 Mode principal... 4 1.2.2 Mode gadget...4 1.2.3 Mode graphique... 4 2 Quelques actions... 5 2.1 Ouvrir un document existant...5 2.2

Plus en détail

UMG 20CM. UMG 20CM Appareil de surveillance des circuits de distribution avec 20 entrées et RCM. Analyse d harmoniques RCM. Gestion d alarmes.

UMG 20CM. UMG 20CM Appareil de surveillance des circuits de distribution avec 20 entrées et RCM. Analyse d harmoniques RCM. Gestion d alarmes. RCM Analyse d harmoniques Gestion d alarmes 02 Logiciel d analyse GridVis 20 entrées courant UMG 20CM Appareil de surveillance des circuits de distribution avec 20 entrées et RCM Interface / Communikation

Plus en détail

Circuits RL et RC. Chapitre 5. 5.1 Inductance

Circuits RL et RC. Chapitre 5. 5.1 Inductance Chapitre 5 Circuits RL et RC Ce chapitre présente les deux autres éléments linéaires des circuits électriques : l inductance et la capacitance. On verra le comportement de ces deux éléments, et ensuite

Plus en détail

MEMOIRES MAGNETIQUES A DISQUES RIGIDES

MEMOIRES MAGNETIQUES A DISQUES RIGIDES MEMOIRES MAGNETIQUES A DISQUES RIGIDES PARTIE ELECTRONIQUE Le schéma complet de FP5 est donnée en annexe. Les questions porterons sur la fonction FP5 dont le schéma fonctionnel de degré 2 est présenté

Plus en détail

G.P. DNS02 Septembre 2012. Réfraction...1 I.Préliminaires...1 II.Première partie...1 III.Deuxième partie...3. Réfraction

G.P. DNS02 Septembre 2012. Réfraction...1 I.Préliminaires...1 II.Première partie...1 III.Deuxième partie...3. Réfraction DNS Sujet Réfraction...1 I.Préliminaires...1 II.Première partie...1 III.Deuxième partie...3 Réfraction I. Préliminaires 1. Rappeler la valeur et l'unité de la perméabilité magnétique du vide µ 0. Donner

Plus en détail

Relais d'arrêt d'urgence, protecteurs mobiles

Relais d'arrêt d'urgence, protecteurs mobiles PNOZ Relais jusqu'en d'arrêt 11 catégorie d'urgence, 4, EN 954-1 protecteurs mobiles Bloc logique de sécurité pour la surveillance de poussoirs d'arrêt d'urgence et de protecteurs mobiles Homologations

Plus en détail

Eléments constitutifs et synthèse des convertisseurs statiques. Convertisseur statique CVS. K à séquences convenables. Source d'entrée S1

Eléments constitutifs et synthèse des convertisseurs statiques. Convertisseur statique CVS. K à séquences convenables. Source d'entrée S1 1 Introduction Un convertisseur statique est un montage utilisant des interrupteurs à semiconducteurs permettant par une commande convenable de ces derniers de régler un transfert d énergie entre une source

Plus en détail

IFT1215 Introduction aux systèmes informatiques

IFT1215 Introduction aux systèmes informatiques Introduction aux circuits logiques de base IFT25 Architecture en couches Niveau 5 Niveau 4 Niveau 3 Niveau 2 Niveau Niveau Couche des langages d application Traduction (compilateur) Couche du langage d

Plus en détail

PRESENTATION PRODUITS

PRESENTATION PRODUITS CONNAISSANCES FORMATION SÉCURITÉ PRESENTATION PRODUITS ÉVALUATION DES CONDITIONS COLLABORATION COMITÉS ANALYSE TECHNOLOGIE NORMALISATION La connaissance, instantanément Des solutions modernes, basées sur

Plus en détail

". TY convertisseur statique, et des condensateurs de filtrage.

. TY convertisseur statique, et des condensateurs de filtrage. curopaiscnes raiemamt European Patent Office Office européen des brevets Numéro de publication : 0 267 129 A1 (g) DEMANDE DE BREVET EUROPEEN (21) Numéro de dépôt: 87420286.4 @ Date de dépôt: 23.10.87 Int.

Plus en détail

La conversion de données : Convertisseur Analogique Numérique (CAN) Convertisseur Numérique Analogique (CNA)

La conversion de données : Convertisseur Analogique Numérique (CAN) Convertisseur Numérique Analogique (CNA) La conversion de données : Convertisseur Analogique Numérique (CAN) Convertisseur Numérique Analogique (CNA) I. L'intérêt de la conversion de données, problèmes et définitions associés. I.1. Définitions:

Plus en détail

FAG Detector III la solution pour la surveillance et l équilibrage. Information Technique Produit

FAG Detector III la solution pour la surveillance et l équilibrage. Information Technique Produit FAG Detector III la solution pour la surveillance et l équilibrage Information Technique Produit Principe Utilisation Hautes performances utilisation simple Le FAG Detector III est, à la fois, un appareil

Plus en détail

NOTICE DOUBLE DIPLÔME

NOTICE DOUBLE DIPLÔME NOTICE DOUBLE DIPLÔME MINES ParisTech / HEC MINES ParisTech/ AgroParisTech Diplômes obtenus : Diplôme d ingénieur de l Ecole des Mines de Paris Diplôme de HEC Paris Ou Diplôme d ingénieur de l Ecole des

Plus en détail

Intérêt du découpage en sous-bandes pour l analyse spectrale

Intérêt du découpage en sous-bandes pour l analyse spectrale Intérêt du découpage en sous-bandes pour l analyse spectrale David BONACCI Institut National Polytechnique de Toulouse (INP) École Nationale Supérieure d Électrotechnique, d Électronique, d Informatique,

Plus en détail

Conception Electronique (CEL) Prof. Maurizio Tognolini

Conception Electronique (CEL) Prof. Maurizio Tognolini Conception Electronique (CEL) Prof. Maurizio Tognolini iai institut d Automatisation industrielle MTI/CEL 19/09/2010 v2.0 1 CEL semestre «automne» 2010-2011 Enseignement: cours et labo: (Chaque semaine)

Plus en détail

Cisco Certified Network Associate

Cisco Certified Network Associate Cisco Certified Network Associate Version 4 Notions de base sur les réseaux Chapitre 8 01 Quelle couche OSI est responsable de la transmission binaire, de la spécification du câblage et des aspects physiques

Plus en détail

Donner les limites de validité de la relation obtenue.

Donner les limites de validité de la relation obtenue. olutions! ours! - Multiplicateur 0 e s alculer en fonction de. Donner les limites de validité de la relation obtenue. Quelle est la valeur supérieure de? Quel est le rôle de 0? - Multiplicateur e 0 s alculer

Plus en détail

AMELIORATION DE LA FIABILITE D UN MOTEUR GRÂCE AU TEST STATIQUE ET DYNAMIQUE

AMELIORATION DE LA FIABILITE D UN MOTEUR GRÂCE AU TEST STATIQUE ET DYNAMIQUE AMELIORATION DE LA FIABILITE D UN MOTEUR GRÂCE AU TEST STATIQUE ET DYNAMIQUE Le test statique est un moyen très connu pour évaluer les moteurs électriques. Cependant, si un moteur ne peut pas être arreté,

Plus en détail

Extrait des Exploitations Pédagogiques

Extrait des Exploitations Pédagogiques Pédagogiques Module : Compétitivité et créativité CI Première : Compétitivité et créativité CI institutionnel : Développement durable et compétitivité des produits Support : Robot - O : Caractériser les

Plus en détail

AXES DE RECHERCHE - DOMAINE D'INTERET MAJEUR LOGICIELS ET SYSTEMES COMPLEXES

AXES DE RECHERCHE - DOMAINE D'INTERET MAJEUR LOGICIELS ET SYSTEMES COMPLEXES 1 AXES DE RECHERCHE - DOMAINE D'INTERET MAJEUR LOGICIELS ET SYSTEMES COMPLEXES 2 Axes de recherche L activité du DIM LSC concerne la méthodologie de la conception et le développement de systèmes à forte

Plus en détail

Approche expérimentale du rayonnement électromagnétique émis par un téléphone portable

Approche expérimentale du rayonnement électromagnétique émis par un téléphone portable Approche expérimentale du rayonnement électromagnétique émis par un téléphone portable RÉSUMÉ U N I O N D E S P R O F E S S E U R S D E P H Y S I Q U E E T D E C H I M I E par Lycée Victor Hugo - 25000

Plus en détail

T101, serveur de temps haute précision

T101, serveur de temps haute précision T101, serveur de temps haute précision T101Compact Serveur de temps NTP/SNTP, horloge GPS de strate 1, avec PoE, et fonctions d entrées/sorties d échantillonnage et de synchronisation. T101Rack 1 Bd d

Plus en détail

2. Couche physique (Couche 1 OSI et TCP/IP)

2. Couche physique (Couche 1 OSI et TCP/IP) 2. Couche physique (Couche 1 OSI et TCP/IP) 2.1 Introduction 2.2 Signal 2.3 Support de transmission 2.4 Adaptation du signal aux supports de transmission 2.5 Accès WAN 2.1 Introduction Introduction Rôle

Plus en détail

Liste des notes techniques... xxi Liste des encadrés... xxiii Préface à l édition internationale... xxv Préface à l édition francophone...

Liste des notes techniques... xxi Liste des encadrés... xxiii Préface à l édition internationale... xxv Préface à l édition francophone... Liste des notes techniques.................... xxi Liste des encadrés....................... xxiii Préface à l édition internationale.................. xxv Préface à l édition francophone..................

Plus en détail

TD1 Signaux, énergie et puissance, signaux aléatoires

TD1 Signaux, énergie et puissance, signaux aléatoires TD1 Signaux, énergie et puissance, signaux aléatoires I ) Ecrire l'expression analytique des signaux représentés sur les figures suivantes à l'aide de signaux particuliers. Dans le cas du signal y(t) trouver

Plus en détail

Etude de FP3 commande moteur et électroaimant. Déplacement carte et connexion

Etude de FP3 commande moteur et électroaimant. Déplacement carte et connexion Etude de FP3 commande moteur et électroaimant Déplacement carte et connexion Décomposition fonctionnelle. - Définir le rôle et caractériser les entrées-sorties de FP3 permettant la commande du moteur et

Plus en détail

Mesure de la pression différentielle et différentielle bidirectionnelle expliquée à l'aide du capteur

Mesure de la pression différentielle et différentielle bidirectionnelle expliquée à l'aide du capteur Dans la technique de mesure de pression, on distingue les méthodes de mesure en fonction des tâches à réaliser. Au rang de ces méthodes figurent la mesure de la pression absolue, la mesure de la pression

Plus en détail

Neu. Technique d installation / de surveillance. VARIMETER RCM Contrôleur différentiel type B IP 5883

Neu. Technique d installation / de surveillance. VARIMETER RCM Contrôleur différentiel type B IP 5883 Technique d installation / de surveillance VARIMETER RCM Contrôleur différentiel type IP 5883 0249636 X1 A1 X1 i2 11 Alarm 12 Neu IP 5583 N 5018/035 N 5018/030 escription du produit Le contrôleur différentiel

Plus en détail

IV - Programme détaillé par matière (1 fiche détaillée par matière)

IV - Programme détaillé par matière (1 fiche détaillée par matière) IV - Programme détaillé par matière (1 fiche détaillée par matière) Matière : Asservissement numérique Introduction aux systèmes échantillonnés (signal échantillonné, échantillonnage idéal, transformation

Plus en détail

Automatique Linéaire 1 Travaux Dirigés 1A ISMIN

Automatique Linéaire 1 Travaux Dirigés 1A ISMIN Automatique Linéaire 1 Travaux Dirigés Travaux dirigés, Automatique linéaire 1 J.M. Dutertre 2014 TD 1 Introduction, modélisation, outils. Exercice 1.1 : Calcul de la réponse d un 2 nd ordre à une rampe

Plus en détail

Multitension Monofonction. Multitension Multifonction

Multitension Monofonction. Multitension Multifonction Série - Relais temporisés modulaires 16 A SERIE Caractéristiques.01.11 Relais temporisés multifonction et monofonction.01 - Multifonction et multitension.11 - Temporisé à la mise sous tension, multitension

Plus en détail

FORMATION CONTINUE SUR L UTILISATION D EXCEL DANS L ENSEIGNEMENT Expérience de l E.N.S de Tétouan (Maroc)

FORMATION CONTINUE SUR L UTILISATION D EXCEL DANS L ENSEIGNEMENT Expérience de l E.N.S de Tétouan (Maroc) 87 FORMATION CONTINUE SUR L UTILISATION D EXCEL DANS L ENSEIGNEMENT Expérience de l E.N.S de Tétouan (Maroc) Dans le cadre de la réforme pédagogique et de l intérêt que porte le Ministère de l Éducation

Plus en détail

Programme-cadre et détail du programme des examens relatifs aux modules des cours de technologie, théorie professionnelle

Programme-cadre et détail du programme des examens relatifs aux modules des cours de technologie, théorie professionnelle Profil des compétences professionnelles Programme-cadre et détail du programme des examens relatifs aux modules des cours de technologie, théorie professionnelle Organisation pratique Détail du programme

Plus en détail

Chapitre I La fonction transmission

Chapitre I La fonction transmission Chapitre I La fonction transmission 1. Terminologies 1.1 Mode guidé / non guidé Le signal est le vecteur de l information à transmettre. La transmission s effectue entre un émetteur et un récepteur reliés

Plus en détail

Génie Industriel et Maintenance

Génie Industriel et Maintenance Génie Industriel et Maintenance Pour qu aucun de ces systèmes ne tombe en panne. Plan de la visite 1 2 3 6 4 5 Guide visite du département Génie Industriel et Maintenance 1 Salles Informatiques Utilisation

Plus en détail

Élan d ouverture. 30 fois plus rapide qu un battement de cil : ABB simule l extrême dans un disjoncteur CCHT

Élan d ouverture. 30 fois plus rapide qu un battement de cil : ABB simule l extrême dans un disjoncteur CCHT 30 fois plus rapide qu un battement de cil : ABB simule l extrême dans un disjoncteur CCHT Daniel Ohlsson, Jakub Korbel, Per Lindholm, Ueli Steiger, Per Skarby, Christian Simonidis, Sami Kotilainen L une

Plus en détail

Rappels sur le câblage catégorie 5/ Classe D

Rappels sur le câblage catégorie 5/ Classe D Le câblage Gigabit sur paires torsadées I Le câblage Gigabit sur paires torsadées Luc SACCAVINI, luc.saccavini@inrialpes.fr INRIA, Rhône-Alpes Après un rappel sur les principaux points techniques du câblage

Plus en détail

Exemple d acquisition automatique de mesures sur une maquette de contrôle actif de vibrations

Exemple d acquisition automatique de mesures sur une maquette de contrôle actif de vibrations Exemple d acquisition automatique de mesures sur une maquette de contrôle actif de vibrations Valérie Pommier-Budinger Bernard Mouton - Francois Vincent ISAE Institut Supérieur de l Aéronautique et de

Plus en détail

Vers du matériel libre

Vers du matériel libre Février 2011 La liberté du logiciel n est qu une partie du problème. Winmodems Modem traditionnel Bon fonctionnement Plus cher Electronique propriétaire Blob sur DSP intégré au modem Bien reçu par les

Plus en détail

Information. BASES LITTERAIRES Etre capable de répondre à une question du type «la valeur trouvée respecte t-elle le cahier des charges?

Information. BASES LITTERAIRES Etre capable de répondre à une question du type «la valeur trouvée respecte t-elle le cahier des charges? Compétences générales Avoir des piles neuves, ou récentes dans sa machine à calculer. Etre capable de retrouver instantanément une info dans sa machine. Prendre une bouteille d eau. Prendre CNI + convocation.

Plus en détail

1. PRESENTATION DU PROJET

1. PRESENTATION DU PROJET Bac STI2D Formation des enseignants Jean-François LIEBAUT Denis PENARD SIN 63 : Prototypage d un traitement de l information analogique et numérique (PSoC) 1. PRESENTATION DU PROJET Les systèmes d éclairage

Plus en détail

REMOTE DATA ACQUISITION OF EMBEDDED SYSTEMS USING INTERNET TECHNOLOGIES: A ROLE-BASED GENERIC SYSTEM SPECIFICATION

REMOTE DATA ACQUISITION OF EMBEDDED SYSTEMS USING INTERNET TECHNOLOGIES: A ROLE-BASED GENERIC SYSTEM SPECIFICATION REMOTE DATA ACQUISITION OF EMBEDDED SYSTEMS USING INTERNET TECHNOLOGIES: A ROLE-BASED GENERIC SYSTEM SPECIFICATION THÈSE N O 2388 (2001) PRÉSENTÉE AU DÉPARTEMENT D'INFORMATIQUE ÉCOLE POLYTECHNIQUE FÉDÉRALE

Plus en détail

Série 77 - Relais statiques modulaires 5A. Caractéristiques. Relais temporisés et relais de contrôle

Série 77 - Relais statiques modulaires 5A. Caractéristiques. Relais temporisés et relais de contrôle Série 77 - Relais statiques modulaires 5A Caractéristiques 77.01.x.xxx.8050 77.01.x.xxx.8051 Relais statiques modulaires, Sortie 1NO 5A Largeur 17.5mm Sortie AC Isolation entre entrée et sortie 5kV (1.2/

Plus en détail