Architectures PC Françoise Roch

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1 Architectures PC Françoise Roch

2 Plan Historique et évolution des architectures 32 bits Processeurs 64 bits Performances Architectures SMP (Symetric Multi Processing) 2

3 IA-32 Un peu d histoire L IA-32 (partie32 bits de la série x86) date du début des années 80 Premier CPU Intel 16-bit : le 8086 créé en1978 Architecture 32 bit sur le (ou i386) co-processeur math sur le Des évolutions importantes : Espace d adressage, cache «on chip» (80486) extensions SIMD, superscalaire(pentium), CISC to RISC et opérations «Out of order»(pentium Pro) floating point SIMD avec SSE et SSE2 (PentiumIII/IV) HPC sur IA-32 possible à partir du Pentium3 Le Pentium IV est aujourd hui en compétition avec les meilleures architectures du HPC 3

4 Architecture IA-32 Un jeu d instructions CISC (Complex Instruction Set Computing) Des opérations complexes telles que «charger une valeur depuis la mémoire, ajouter au registre, et stocker le résultat dans le registre» en 1 instr. Machine Un grand nombre d instructions assembler Depuis le Pentium Pro, translation d instructions x86 en instructions (appelées µops) d un jeu d instructions simplifié type RISC Les µops sont stockées dans un «reorder buffer» pour traitement ultérieur, «dans le désordre» (ou plutôt dans l ordre le plus propice à l optimisation des performances globales) 4

5 Quelques caractéristiques des architectures de PC 32 bits Marque AMD AMD Intel Intel Intel Proc. Athlon Athlon XP Pentium3 Pentium4 Pentium4 Fréq. 1 GHz 2.2 GHz 450 à 1.2 GHz GHz 3.4 GHz Bus (MHz) 200 à Go/s à Cache L1 128 Ko 128 Ko 32 Ko 12 K µ op + 8Ko Cache L2 256 Ko 512 Ko 256 Ko 256 Ko 512Ko 12 K µ op + 8 Ko 512 Ko Cache L / - 1Mo 1 Mo 5

6 Pentium4 Fréquences d horloge très élevée Cache L1 contient des instructions prédécodées Des opérations entières qui s exécutent en ½ temps de cycles (Unité arithmétique entière et logique cadencée à 2 fois la fréquence interne du proc) Des opérations SIMD(Single Instruction Multiple Data) et des registres autorisant le calcul vectoriel 6

7 Avant le SIMD, un moteur d instruction FP basé sur une pile Pentium IV : un adressage des registres «à plat», autorisant le SIMD + ST(0) ST(1) ST(2) ST(3) ST(4) ST(5) ST(6) ST(7) 80 bits xmm0 xmm1 xmm2 xmm3 xmm4 xmm5 xmm6 xmm7 128 bits Chaque registre peut être partagé en plusieurs types de données Int ou FP Integer 8 à 128 bits Single (SSE) ou double (SSE2) FP Instructions SIMD peuvent opérer sur la 1ère ou toutes les partitions du registre à la fois 7

8 IA 32 Opérations SIMD sur des FP Exemple : addition de 2 vecteurs FP Simple précision X3 X2 X1 X0 xmm0 Y3 Y2 Y1 Y0 xmm X3+Y3 X2+Y2 X1+Y1 X0+Y0 xmm1 4 add FP simple précision en 1 seule instruction Performance crête : 2 DP-Flops / cycle 8

9 Opérations Flottantes et SIMD # types de données autorisés dans les registres SSE 16x8 bit 8x16 bit 4x32 bit 2x64 bit integer 128 bit 4x32 bit 2x64 bit Floating point 9

10 La technologie Hyper threading Principe : le système et les applications perçoivent 2 processeurs virtuels capables d exécuter 2 ensembles de tâches simultanément Conséquence : le processeur exécute 2 séquences d instructions simultanément et utilise une plus grande fraction des ressources 2 tâches se partagent les ressources d 1 CPU Efficace si les threads utilisent #unités fonctionnelles Inutile pour des codes utilisant intensivement les unités FP Remarque : l HT n accélère pas un thread seul N augmente pas la quantité de ressources par CPU 10

11 Xeon Versions optimisées des P2-3-4 pour architecture SMP Destiné aux serveurs Gros cache (cache L3 jusqu à 2 Mo) Celeron Versions allégées des Pentium, pour machines bas de gamme Petit cache (128ko dans les dernières versions) Gère moins de slots pour les bus PCI 11

12 Athlon Processeur 32 bit de chez AMD, concurrent du pentium (moins cher), même jeu d instructions Fréquence d horloge moins élevée que le Pentium4 Plus petit cache que le xeon, pas de L3 Support des instructions SSE2 Athlon MP : version serveur smp (pendant du xeon) 12

13 Processeurs 64 bits 13

14 Quelques caractéristiques des architectures de PC 64 bits Marque AMD Intel Intel Proc. Opteron 250 Itanium2 Nocona Fréq. Bus système Cache L1 Cache L2 2.4 GHz 1.5 GHz 3.4 GHz Fonctionne à la vitesse du proc. + Technologie Hyper transport pt à pt - 6.4Go/s Bus 400MHz (6.4 Go/s) 128 Ko 32 Ko 16 Ko 1 Mo 256 Ko 1 Mo Bus 800 MHz Cache L3-6 Mo 14

15 L architecture IA64 Architecture EPIC(Explicit Parallel Instruction Set Computing), 64 bit, superscalaire Support du code x86 en mode émulé La grande différence avec ses concurrents: c est le compilateur qui prend les décisions concernant les instructions qui peuvent s exécuter en // sur les autres architectures, ce travail est effectué au niveau hard, via des circuits complexes 15

16 L IA64 Architecture EPIC (Explicitly Parallel Instruction Computing) Le processeur reçoit des paquets (bundles) d instructions. Il essaie de les exécuter, autant que possible en parallèle, en fonction des unités disponibles I2 I1 I0 T Le compilateur génère des Bundles de 3 instructions Et un Template 41 bits 5 bits T (champ «template») Contient des informations sur le niveau de //isme : Type d instruction, groupe d instructions indépendantes Autorise seulement certaines combinaisons d instructions 16

17 Le Parallélisme d instruction Itanium1/Itanium2 peut exécuter 2 bundles/cycle, soit un maximum de 6 instructions/cycle Seules certaines combinaisons d instr. sont autorisées dans les bundles : par ex., 1 seule instr. flottante/bundle. Un «groupe» d instructions est formé d un ensemble d instructions qui peuvent s exécuter en parallèle, sans dépendance. C est le compilateur qui détermine ces groupes d instructions, le //isme est indiqué dans le code machine. Un grand nombre de registres pour éviter les contentions. 17

18 L Itanium2 Un nombre important de registres 128 registres flottants 64 registres de prédicats 128 Registres Généraux 8 Registres de branchements 128 registres d applications 18

19 L Itanium2 L Itanium2 à 2 unités FMA (a*x + b) 4 flops/cycle Soit une puissance crête de 1.5*4=6 Gflops Pour la version 1.5MHz 19

20 «Predication» then Architecture traditionnelle Cmp a, b Jump NEQ X = 1 Cmp a, b pt, pf Architecture Itanium pt X = 1 pf X = 0 Jump END X = 0 else Le code correspondant à chacun des 2 chemins est routé vers 2 pipelines d exécution Le chemin correspondant au prédicat valide sera conservé une fois la comparaison effectuée 20

21 Architecture AMD64 L opteron Une évolution de l architecture x86 Jeux d instructions x86-64, compatible avec les instructions x86 Instructions SSE2 Le contrôleur mémoire Intégré au processeur, synchronisé sur sa vitesse d horloge => latence peu élevée (80 ns) Technologie d Hypertransport Sert à établir une interconnexion asynchrone rapide entre les différents composants d une carte mère connexion hypertransport : constituée d une paire de liens unidirectionnels bande passante maximale de 6.4 Go/s 21

22 L opteron Les pénalités dues aux défaut de cache sont relativement faibles. Sur les SMP, la mémoire peut être partagée de façon quasi transparente entre les procs via les liens hypertransport intégrés. Mais le système migre éventuellement les threads d 1 processeur à l autre, donc pas de garantie sur la localité des accès mémoire Exécution «out-of-order» 22

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25 L opteron 2 unités flottantes, mais pas de FMA 40 registres FP double précision ( bit et 8 MMX) 1 seule instruction SIMD par cycle 25

26 Nocona : Processor 64 bit Intel Evolution du Xéon Registres 64 bit Doublement du débit mémoire (bus 800MHz) Instructions SSE3 (complex, mémoire, ) Hyperthreading Processeur 64 bit compatible 32 bit, Instructions «Extended Memory 64 Technology» 2.8 à 3.6 GHz 26

27 PowerPC G5, 64 bit Fréquence : 2GHz, mémoire max : 8 Go Cache L1 : 64 Ko, cache L2 : 512 Ko Jusqu à 2 procs sur architecture Xserve Bus frontal à 1GHz, bande passante 8Go/s, 1 par proc + système d interconnexion point à point vers les soussystèmes 2unités entières, 2 unités flottantes Superscalaire, prédiction de branchement Velocity Engine à 2 pipelines (exécution vectorielle) 2 unités FP double précision FMA, registres 128 bits dédiés 2 GHz x (2 x 2 opérations FP FMA) -> 8Gflops 27

28 Compilateurs fortran Sur architectures 32 bit, jeu d instruction IA32 : Gcc, g77 Intel Ifc ou ifort Portland Group pgf90 Absoft Sur architectures 64 bits, on est lié à un compilateur gcc Intel efc ou ifort sur itanium ou itanium2 Portland Group, Pathscale sur opteron IBM Xlf sur G5 28

29 SPEC CPU 2000 Jeux de tests permettant de mesurer et comparer les performances en calcul intensif de différentes architectures - calculs entiers (SpecINT) ou calculs flottants (SpecFp) SpecRate : evaluation des machines multiprocesseurs permettant d estimer la scalabilité d une architecture Publication sur le site 29

30 SPEC 2000 P4, 3.4GHz Pas de L3 Xeon 3.2 L3 1Mo Xeon 3.2 L3 2Mo AthlonXp 3200+, 2.2 Athlon 64 FX 2.4 GHz Ita2/HP 1.5 L3 6Mo Opteron GHz SpecInt base SpecInt Specfp base Specfp

31 Bande passante mémoire Bande passante maximum du Bus frontal = Vitesse d horloge du Bus x Largeur du Bus Ex : 3.2 GHz 1 cycle 64 bit 400MHz Bus frontal 3.2 GB/s CPU Cache L1 Cache L2 Mémoire 400MHz Pénalités liées aux défaut de cache 31

32 Système à mémoire partagée Architectures SMP et NUMA Système à accès mémoire uniforme(uma) Architectures SMP(Symmetric Multi-Processor) Temps d accès à la mémoire identique Gestion de la cohérence des caches (les données vues par chaque processeur sont identiques) Systèmes à accès mémoire non-uniforme(numa) Architectures NUMA Temps d accès à la mémoire ne sont pas uniformes Gestion de la cohérence des caches 32

33 Architectures SMP Mémoire physiquement partagée CPU CPU Cache L1 Cache L1 Bus frontal Les processeurs communiquent via leur mémoire commune Contention au niveau du bus lorsque le nombre de processeurs augmente 33

34 Architectures SMP Mémoire physiquement partagée CPU CPU Interconnexion via un crossbar rapide => meilleure scalabilité 34

35 Architectures NUMA Mémoire physiquement distribuée mais logiquement partagée CPU CPU CPU CPU 35

36 Xeon Contrôleur mémoire externe Accès mémoire principale via un bus (64 bits, 800MHz) => Attention : risques de contention Gros caches => efficace sur les codes qui tiennent dans le cache 36

37 Itanium2 Différentes architectures : Interconnexion via un bus 128 bits à 400 MHz, 6.4 Go/s, jusqu à 4 CPUs Mêmes remarques que pour le xeon Ou bi-processeurs avec liens NUMA link (2 liens full duplex à 6.4 Go/s par bi-pros chez SGI) Bien mais attention à la localité mémoire 37

38 Opteron Traffic entre le processor, la mémoire et les IOs via un «tunnel hypertransport» qui opère à la même vitesse d horloge que le processor (largement supèrieur à la vitesse d un bus) Chaque opteron à son propre chemin d accès rapide à la mémoire => pour 2 procs, bande passante x 2 Jusqu à 8 processeurs SMP 38

39 SPEC Int 2000 Xeon 3.2 L3 1Mo Xeon 3.2 L3 2Mo Ita2/HP 1.5 L3 6Mo Ita2/SGI 1.4 L3 3Mo Opteron/Sun 2.4 GHz V40z SpecInt base SpecInt SpecIntbase rate/ ncpus / / / / / / / / / / / / /4 SpecIntrate /ncpus 16.4 / / / / / / / / / /4 39

40 SPEC FP 2000 Specfp base Specfp Specfp Base rate Specfp rate Xeon 3.2 L3 1Mo / / / /2 Xeon 3.2 L3 2Mo / /2 15.6/ /2 Ita2/HP 1.5 L3 6Mo / / / / / /4 Ita2/SGI 1.4 L3 3Mo / /4 147 / / /4 148 /8 Opteron/Sun 2.4 GHz V40z / / / / / /4 40

41 Conclusion Des niveaux de performances comparables avec une petite longueur d avance pour l Itanium2 en calcul flottant L architecture EPIC est la plus novatrice, mais aussi la plus chère Attention aux architectures mémoire sur les machines SMP L architecture hypertransport, un atout pour l opteron («glueless processor») 41