CM Architecture Avancée Jeu d'instruction - ISA. Laurent Rodriguez Benoît Miramond

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1 CM Architecture Avancée Jeu d'instruction - ISA Laurent Rodriguez Benoît Miramond

2 Le rôle de la couche ISA Programme en Fortran Programme en C compilation compilation Couche ISA Logiciel (software) Matériel (hardware) Exécution du programme ISA Par matériel ou par microprogramme Matériel

3 int main (){ int a = 3; return a = b+c; } main : load a, R1 add R1, R2, R3 $0F47 0x03D810A2 Frontière logiciel/matériel

4 Plan de partie Codage des opérations Critères de classification des ISAs Modes d adressage Opérations du jeu d instructions Registres de l architecture Retour sur le codage des instructions Historique des ISAs

5 Rappel Une instruction est la réunion des différents signaux de commande du chemin de données du processeur

6 II. Classification des ISA I. Codage des instructions

7 Codage des instructions Une instruction est découpée en champs Un code opération (opcode) Des informations complémentaires sur l emplacement des données sources et de la destination La technique associée à la localisation des opérandes d une instruction s appelle l adressage ou le mode d adressage.

8 Format général d une instruction Une instruction désigne un ordre (minimal) donné au processeur. Au contrôleur de savoir comment répondre à cet ordre : décodage en commandes CodeOp sur m bits = addition, multiplication, rangement 2m instructions = le jeu d instruction du processeur Code opération Désignation des opérandes

9 a. Désignation de l opérande (du résultat) La désignation dépend de l endroit au se trouve la donnée Dans l instruction elle-même (RI) : immédiat Dans un registre de travail Adressage Dans la mémoire Définition : Immédiat Un immédiat est une valeur numérique donnée directement en décimale ou hexadécimale contrairement à un adressage de positionnement de la valeur. La valeur est directement donnée dans l instruction Elle est donc placée (indirectement ou directement) par le programmeur

10 b. Trois options de codage Opération et Mode Adresse Nb d opérandes Adresse 1 OP1 Mode Adresse Adresse n OPn Opération Adresse OP1 OP2 OP3 Variable (VAX: entre 1 et 53 octets) Fixe (DLX, MIPS, PPC, SPARC) Hybride (IBM 360, Intel 80x86) Opération Mode Adresse Adresse 1 OP1 Opération Mode Adresse Mode Adresse Adresse 1 OP1 Adresse 2 OP2 Opération Mode Adresse Adresse 1 OP1 Adresse OP2

11 c. Les choix de codage Le codage des instructions sur n bits dépend Du nombre d opérandes par instruction (champs de l instruction) Du mode d adressage de ces opérandes (k bits) Du nombre d instructions (m bits) Du nombre de registres de l architecture Les compromis de l architecte Le désir d avoir autant de registres que possible L impact sur la taille moyenne des instructions La facilité d avoir des instructions de longueurs égales pour le décodage

12 II. Classification des ISA II. Classification des ISA

13 II. Classification des ISA Le critère le plus caractéristique est le type de stockage interne à l UC : Pile Accumulateur adressage implicite (0 adresse) adressage à 1 adresse Registres uniquement adressage explicite (2 ou 3 opérandes)

14 Exemple Implanter C= A + B selon les 4 types de jeu d instructions : Pile Accumulateur Toutes les instructions peuvent accéder à la mémoire Registre (Registre-mémoire) Registre (chargement/rangement) Seules les instructions de chargement (LOAD) et de rangement (STORE) peuvent accéder à la mémoire.

15 Exemple C= A + B Pile Accumulateur Registre généraux (Registre-mémoire) Chargement/rangement (Registre-registre) PUSH A LOAD A LOAD R1, A LOAD R1, A PUSH B ADD B ADD R1, B LOAD R2, B ADD STORE C STORE C, R1 ADD R3, R1, R2 POP C STORE C, R3

16 Architectures correspondantes

17 Historique La plupart des machines anciennes utilisaient des architectures à pile ou à Acc. Depuis les années 1980, pratiquement toutes ont une architecture à Chargement/Rangement (GPR). Deux raisons : Les registres sont plus rapide que la mémoire Le compilateur peut utiliser l architecture plus facilement et plus efficacement Réduction du trafic mémoire Exemple : (A*B) (C*D) (E*F)

18 Machines Chargement/Rangement Les différences : L UAL a 2 ou 3 opérandes Nombre d adresses mémoire par instruction UAL (de 0 à 3) Nombre d adresses mémoire Nombre max d opérandes Exemples 0 3 SPARC, MIPS, PowerPC, Alpha 1 2 Intel 80x86, Motorola VAX 3 3 VAX

19 Classification par adressage UAL Type Avantages Inconvénients Registre-Registre (0,3) Codage simple d instructions de longueur fixe. Modèle simple de génération de code. Les instructions prennent le même nombre de cycle pour s exécuter Nombre d instructions élevées. Certaines instructions courtes gaspillent des champs dans le codage uniforme. Registre-Mémoire (1,2) Les données peuvent être obtenues sans un chargement préalable. Les formats d instructions apportent une grande densité. Le nombre de cycles par instruction varie selon la position de l opérande. Mémoire-Mémoire (3,3) Le plus compact! Ne gaspille pas de registres pour les données temporaires Grande variation de taille des instructions. Les accès mémoires créent un goulot d étranglement.

20 Résumé sur la classification des ISA Quelques critères discriminants : Nombre max d opérandes Nombre d adresses mémoire pour les opérations UAL Mode d adressage des opérandes mémoires Format (codage) des instructions Implémentation du jeu d instruction Nombre d instructions

21 III. Adressage mémoire Organisation mémoire

22 1. Organisation mémoire Les mots mémoires sont aujourd hui multiple de l octet Les adresses de ces mots sont alignées en mémoire On ne peut transférer que des mots alignés La taille d un mot correspond généralement à l architecture du processeur (pas toujours), Aujourd hui on appelle généralement mot, un ensemble de 32 bits

23 a. Hiérarchie mémoire Capacité Bandes Indéfinie Disques optiques Mémoire secondaire Disque magnétique 1 Toctet 30Mo/s Cache Un seul espace d adressage 1 Moctet 200 Mo/s 1 Koctet 800Mo/s 10ms 10k cycles 1ms 100 cycles Mémoire principale 1 Goctet 133Mo/s Temps d accès 100ns 10 cycles 10ns 1 cycles Registres 1ns 1 cycle

24 b. protocole de rangement Big Endian Motorola 68000, Sparc Little Endian 0x x Intel, AMD Les deux modes 00 PowerPC MIPS L instruction BSWAP reg du x86 Inverse l ordre des octets du registre reg de Big à Little

25 c. Alignement des mots mémoire Historiquement les mots mémoire étaient des mots de 8 bits (1 octet) Pour maintenir la compatibilité des logiciels, et du code ASCII, le matériel manipulant des mots de 32 bits est obligé d émuler des mots de 8 bits Les 2 bits de poids faible du bus d adresse n existent en fait tout simplement pas! Les fils du bus d adresse vont de 31 à 2!

26 d. Exemple LOAD R1, [0x ] accède au mot de 4 octets dont les adresses sont : LOAD R1, [0x 12] accède au mot de 4 octets dont les adresses sont : Les accès mémoire dont les 2 bits d adresse de poids faible ne sont pas nuls (non multiples de 4) sont dit «out of alignment» Dans le processeur un flag dans le registre d état est présent pour détecter ce type d exception

27 e. Illustration Conséquence : => Lorsqu on dit incrémenter le PC (Program Counter), l opération n est pas PC+1 mais PC+4!

28 Accès alignés non-alignés Objet adressé par Alignés Non alignés Octet 0,1,2,3,4,5,6,7 Jamais Demi-mot 0,2,4,6 1,3,5,7 Mot 0,4 1,2,3,5,6,7 Double-mot 0 1,2,3,4,5,6,7

29 Les Modes d adressage Mode Exemple Signification Cas d utilisation Registre Add R4, R3 R4 <= R4 +R3 Registres Immédiat Add R4 #3 R4 <= R4 + 3 Constantes, opération ALU, comparaisons Déplacement Add R4, 100(R1) R4 <= R4 + Mem[R1+100] Variables locales Indirect par registre Add R4, (R1) R4<= R4 + Mem[R1] pointeurs Indexé Add R4, (R1+R2) R4 <= R4+ Mem[R1+R2] Tableaux : R1=base, R2=index Direct Add R4, (1001) R4 <= R4 + Mem[1001] Variables statiques Indirect via mémoire Add R1<= R1 + Mem[Mem[R3]] Adresse de pointeur Auto-incrémenté Add R1, (R2)+ R1<=R1+Mem[R2]; R2++ Parcours de tableaux Auto-décrémenté Add R1, -(R2) R2--; R1 <= R1 + Mem[R2] Idem Indexé étendu Add R1, 100(R2)[R3] R1 <= R1+ Mem[100+R2] spécifique

30 Utilisation des modes d adressage en mode mémoire. (Etendu)

31 Mode immédiat Pourcentage d opérations utilisant les immédiats

32 Distributions de valeurs des immédiats

33 Distribution de déplacements

34 IV. Les opérations du jeu d instruction Opérations du jeu d instructions

35 1. Nombre d instructions Un jeu d instruction simple peut contenir une centaine d instruction Un jeu d instruction complexe peut contenir plus d une centaine d instructions Première définition d un jeu d instruction RISC/CISC

36 a. Catégories d instructions Type d opérateur Exemple Arithmétique ALU Transferts de données Chargement/rangement Contrôle Branchement, saut, call Système Appel OS, gestion mémoire Flottant IEEE 754 Décimal Opérations base 10 Chaîne Comparaison, parcours Graphique Opérations sur pixels, compression

37 b. Les 10 instructions simples représentent 96% des exécutions Rang Instructions x86 Moyenne sur entiers 1 Chargement 22% 2 Branchement conditionnel 20% 3 Comparaison 16% 4 Rangement 12% 5 Addition 8% 6 Et 6% 7 Soustraction 5% 8 Transfert regreg 4% 9 Appel (call) 1% 10 retour 1% total 96%

38 2. Instructions de contrôle du flux d exécution Représentent + de 40 % des exécutions Introduction : Comment se réalise un if cond then op1 else op2 en langage machine? etiqu2 : endif : bne cond etiqu2; op1; jmp endif; op2;

39 a. Quatre types de flux de contrôle Branchements conditionnels (80%) Sauts (6%) Appels de procédure (7%) Retours de procédure (7%) Dans tous les cas, l adresse de destination est spécifiée explicitement dans l instruction (sauf le retour). L adresse est donnée en adressage relatif par rapport au PC courant (sauf sauts indirects : fonctions virtuelles, biblio dynamiques : l adresse n est pas connue à la compil.). Code indépendant de sa position mémoire : code relogeable!

40 b. Evaluation des conditions Code condition : Registre condition Des bits spéciaux (FLAGS) sont positionnés par les opérations de l ALU (pas d instruction particulière) Test d un registre spécial qui contient la valeur Comparaison et branchement Les 2 réalisées en 1 instruction

41 c. Les indicateurs de conditions de l ALU N : qui est mis à 1 si le résultat est négatif Z : qui est mis à 1 si le résultat est égal à 0 V : qui est mis à 1 si le résultat provoque un dépassement de capacité C : qui est mis à 1 si le résultat provoque une retenue sortant P : qui est mis à 1 si le résultat présente une parité paire

42 3. Types des opérandes Nous avons déjà vu que la représentation binaire était à la base de la représentation de différents types de données : Données numériques : entiers (signés ou non) ou réels Données non-numériques : ASCII (7bits), UNICODE (16 bits) Valeurs booléennes Adresses (entiers) Il existe des instructions dédiées à chacun de ces types de données En général les types utilisés par une instruction est codé dans le CODE OP Certaines machine utilisent une étiquète pour chaque opérande, mais leurs places est dans un musée!

43 Données numériques manipulées par le Pentium II Données numériques manipulées par l UltraSparc II Complément à 2 IEEE 754

44 V. Les registres de Registres de l architecture l architecture

45 Les registres Les registres de la couche microarchitecture ne sont pas tous visibles depuis la couche ISA On peut de plus les classer en 2 catégories : Registres spécialisés PC, RI Accessible en mode système (kernel) : contrôle des caches, des unités d E/S, SR Registres généraux (R0, R1, R2 )

46 Registres du processeur bits A B C D Bus de données 8bits H L Bus d adresse 8bits 255

47 Registres du processeur bits 8086 AX AH AL BX BH BL CX CH CL DX DH DL Bus de données 16bits SI DI SP BP Bus d adresse 20bits 65,535 1 segment

48 Principaux registres du Pentium-II 32bits Bus de données 32bits Bus d adresse 32bits 4Go

49 Exemple d instructions de l IA-32 Langage assembleur : MOV reg, reg MOV reg, imm ADD reg, reg Langage machine (8 octets) : 0x 89 (11SS SDDD) DDD+4octets pour imm 0x 01 (11SS SDDD)2 Codes des registres S et D : EAX 000 ESP 100 ECX 001 EBP 101 EDX 010 ESI 110 EBX 011 EDI 111

50 VI. Le rôle des Retour sur lecompilateurs codage des instructions

51 1. Compilateur Vs. Architecture Aujourd hui tous les codes machine sont produits par les compilateurs. La conception de nouveaux ISA demande la prise en compte de la technologie des compilateurs. Isoler le compilateur du matériel résulte sur des manques efficacité. Quelles caractéristiques conduiront à un code de qualité? Qu est ce qui facilite dans l architecture l écriture de compilateurs efficaces?

52 2. Structure des compilateurs

53 2. Structure des compilateurs

54 2. Structure des compilateurs

55 3. Impact des compilateur sur les décisions des architectes L'interaction des compilateurs et des langages de haut niveau influence beaucoup la manière dont un programme utilise un jeu d'instructions. Comment sont allouées et adressées les variables? Combien de registres sont nécessaires pour allouer correctement les variables? Réponse : 3 zones d'allocations pour les langages de haut niveau : La pile Variables locales (souvent scalaires) Variable avec les appels et retours de procédures Adressé par le pointeur de pile Utilisé pour les contextes d'appel et non pas comme pile d'évaluation => peu de variations La zone de données globales Variables globales (souvent tableaux et structures de données complexes) fonctions Le Tas Allocation dynamique (pas de logique de pile pour la visibilité) Adressés par des pointeurs

56 3. Impact des compilateur sur les décisions des architectes L'allocation des registres : La pile Très efficace (! pointeurs ) La zone de données globales Peu efficace (souvent aliasées) Le Tas Impossible (pointeurs)

57 4. Impact architecte sur l'écriture des compilateurs La complexité n'est plus dans «A = B + C». Les programmes sont localement simples mais globalement complexes. Principe : «rendre les cas fréquents rapides et les cas rares corrects» Propriétés du jeu d'instructions aidant à l'écriture du compilateur : Orthogonalité des trois composantes de bases : Opération, types de données, mode d'adressage Des primitives et non des solutions : pour une architecture supportant plusieurs langages Simplifier le choix entre différentes possibilités : faciliter l'estimation du coût de différentes méthodes. Constantes non interprétées

58 VII. Classification HistoriqueRISC/CISC des ISA

59 Historique des ISA 1960, Les compilateurs ne sont pas développés. La machine émule le fonctionnement de la pile. Architecture à Pile populaire. 1970, La mémoire coûte chère. Réduire les coûts logiciels ainsi que la taille du code. On remplace donc du logiciel par du matériel. Jeu d instruction complexe. (VAX ) 1980, évolution de la technologie des compilateurs. Architectures RISC, chargement/rangement. (MIPS, IBM 801, RISC-I)

60

61 Critères RISC, critères d aujourd hui Peu d instructions (simples) Peu de modes d adressage Taille fixe des instructions Au moins 16 registres + qqs registres flottants Utiliser des registres généraux avec une architecture chargement/rangement Utiliser les modes d adressage : Déplacement, immédiat, indirect par registres

62 RISC/CISC Les choix architecturaux ont un impact sur le jeu d instruction (ou inversement) : 1. Le nombre d unités de calcul => Nb Codop 2. Le nombre d opérandes pour chacune (ACC, Reg, Pile) 3. Leur mode d accès (mémoire, registres) 4. Le nombre de registres = taille des champs 5. Le nombre de bus mémoire OPCOD : 1 OP1 : 3, 4 OP2 : 3, 4 OPn : 2, 1

63 Architectures de traitement utilisées dans l embarqué RISC

64 Un exemple de machine RISC virtuelle, le DLX Registres 32 registres (R0 à R31 avec toujours RO = 0) 32 registres flottants utilisables en deux modes de précision : simple (32 bits F0, F1,..., F31) double (63 bits F0, F2,..., F30) Quelques registres spéciaux pouvant être transférés depuis ou vers les registres généraux entiers Type de données Entiers : Octets, demi-mots, mots Flottant : simple, double précision Modes d adressage Immédiats, indirect et déplacement avec champs de 16 bits Espace Mémoire adressable sur 32 bits en Big Endian

65 Format d instructions Taille fixe sur 32 bits : 6 bits de codop 3 formats d instruction Immédiate Registre Jump

66 Performances Le DLX dispose d instructions simples Contrairement au VAX qui fournissait des instructions proches du langage de haut niveau Une telle architecture doit exécuter plus d instructions pour un même code. Elle est donc moins performante? MIPS R2000 : 16,7MHz

67 Comparaison MIPS R2000/VAX 8700 Simplicity favors regularity

68 Biblio Documents de cours Ce cours en ligne à : Cours de Benoît Miramond de 2012/2013 Architecture des Ordinateurs, une approche quantitative, John L. Hennessy, David A. Patterson, Thomson publishing, deuxième édition

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