LPNHE X. Objectif : PHENIX JUILLET /05/01 Alain Debraine et Franck Gastaldi 1

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1 LPNHE X Objectif : PHENIX JUILLET /05/01 Alain Debraine et Franck Gastaldi 1

2 Groupe électronique PHENIX X Alain Debraine Franck Gastaldi Akli Karar 10/05/01 Alain Debraine et Franck Gastaldi 2

3 Sommaire : 1-Etude du dossier technique, Participation aux tests des cartes du bras Sud : résultats et conclusions Evaluation des capacités techniques nécessaires pour le projet : visites chez les industriels : CAEN, groupe CIRE, STE, MECACEL, APF. 2-Evaluation des qualités de réalisation des prototypes :coût, calendrier 3-Préparation du marché Fabrication : évaluation précise des coûts, les économies possibles. [ Alain ] 4-Développement d un système de tests adapté à la production et à la maintenance.: La carte PC-DAQ [Franck ]

4 Les cartes électroniques du front-end Carte CROC V.3 c.i. 12 couches Q: composants cms dont 29 actifs Carte CNTRL V.2 c.i. 12 couches Q: composants cms dont 27 actifs Carte ARCNET V.1 c.i. 6 couches Q: composants cms dont 10 actifs Carte fond de panier V.2 c.i. 10 couches Q: connecteurs et 2 passifs 10/05/01 Alain Debraine et Franck Gastaldi 4

5 Le test des cartes du bras Sud à Brookhaven Octobre 2000 CROC: de 3 à 5 cartes testées par heure: Bilan au niveau 1 : 30% de rejet : 10% Asic AMU-ADC défectueux. 10% Asic Préamp défectueux. 10% divers, mauvais câblage. CNTRL: test de 3 à 5 cartes par heure Bilan au niveau 1 : moins de 5% de défauts ( mauvais câblage ). ARCNET: test de 6 à 8 cartes par heure. Fond de panier : 2 défectueux pour /05/01 Alain Debraine et Franck Gastaldi 5

6 Conclusions des tests en vue de la fabrication Les 20% d Asic défectueux sont incontournables = 100 circuits à changer = 20h de travail de réparation. Un nouveau test des Asic est-il envisageable? Il y aura 5000 asic soit 800h de travail. Les 10% de défauts de câblage pourrait être ramenés à 2 % par amélioration du support : couche Ni/Au à la place de l étain/pb pour un surcoût de 12% sur le c.i.. 10/05/01 Alain Debraine et Franck Gastaldi 6

7 Evaluation du potentiel technique nécessaire à la Production. Visite de sites industriels : CAEN Italie SGCI France STE France MECACEL France APF France 10/05/01 Alain Debraine et Franck Gastaldi 7

8 Phase Prototypes Validation des processus de fabrication 2 cartes CROC ( validation modification : réduction de coût câblage :50%). de 2 cartes CNTRL. 2 cartes Fond panier. Coût F. (hors composants) Délais de réalisation : 7 mai /05/01 Alain Debraine et Franck Gastaldi 8

9 Phase réduction de coût : La négociation sur les prix des circuits ALTERA et les réseaux résistifs à permis une économie de F. La prise en compte dès novembre 2000 De l obsolescence du circuit DALLAS 2437S Du caractère critique de l approvisionnement de certains composants (à 50 semaines de délai ). Permet d envisager sereinement la fin de la production pour le 15 janvier /05/01 Alain Debraine et Franck Gastaldi 9

10 Le marché à appels d offres restreint. Le choix des candidats retenus se fera vers le 17 mai 2001 première semaine de juillet 2001 sélection du ou des titulaires. 15 janvier 2002 : livraison totale des cartes 10/05/01 Alain Debraine et Franck Gastaldi 10

11 Evaluation du budget cartes CROC : 480 Circuit imprimé: Composants: Câblage: 300F 1080F 242F Coût unitaire: 1622F Coût total : F 10/05/01 Alain Debraine et Franck Gastaldi 11

12 Evaluation du budget cartes CNTRL: 230 Circuit imprimé: 310F Composants: 1920F dont 50% pour le circuit ALTERA Câblage: 138F Coût unitaire: 2 048F Coût total : F 10/05/01 Alain Debraine et Franck Gastaldi 12

13 Evaluation du budget cartes Fond de panier 130 Circuit imprimé: Composants: Câblage: 350F 662F 250F Coût unitaire: 1 261F Coût total : F 10/05/01 Alain Debraine et Franck Gastaldi 13

14 Evaluation du budget cartes ARCNET 250 Circuit imprimé: Composants: Câblage: 120F 460F 120F Coût unitaire: 700F Coût total : F 10/05/01 Alain Debraine et Franck Gastaldi 14

15 Evaluation du budget cartes 480 CROC + 230CNTRL Fdp ARCNET = Total : F 10/05/01 Alain Debraine et Franck Gastaldi 15

16 Les prototypes Carte fond de panier: société APF : livraison le 10 mai 2001 Carte CNTRL : société STE : livraison le 10 mai 2001 Carte CROC : société SGCI : Fab du ci en cours Les premiers tests sont prévus à partir du 14 mai 2001 pour les BKP et CNTRL 10/05/01 Alain Debraine et Franck Gastaldi 16

17 Présentation générale du projet Carte PC-DAQ LPNHE Polytechnique

18 Objectifs du projet Développer une carte en vue de remplacer l environnement de test type Mini-DAQ de niveau 1 Etude identique menée aux US ( non finalisée et non testée) Concevoir cette carte pour la réception et la maintenance des modules de Front-End 10/05/01 Alain Debraine et Franck Gastaldi 18

19 Les tests du Front-End 2 types de test: Niveau I et II Niveau I: Test fonctionnel des cartes Numériques (CNTRL) et Analogique (CROC) Niveau II: Tester un châssis complet dans l environnement de la manipulation (module de timing et d acquisition) 10/05/01 Alain Debraine et Franck Gastaldi 19

20 Test de Niveau I 2 Procédures: Cartes CNTRL: Vérifier le protocole série (via ArcNet) Vérifier l acquisition de données sous 3 options (paramètres non optimisées) Cartes CROC: Vérifier la réponse aux requêtes sur le protocole série (gérées par l ArcNet) Vérifier l acquisition de données après optimisation des paramètres (3 options à tester). Remarque Les options sont: 2.5V, 4V et 4V pulsé Les paramètres sont Vref et Iref sur l ASIC 10/05/01 Alain Debraine et Franck Gastaldi 20

21 Banc de test de niveau I Lien ArcNet Carte test pulse TF&C G/CLink DCM PC DAQ C/GLink FEE 10/05/01 Alain Debraine et Franck Gastaldi 21

22 Test de Niveau II Équiper un châssis complet (4 CROCs, 2 CNTRLs) Utiliser l environnement de la manipulation (Générer les timings à partir de la carte GTM, recevoir les données sur la carte DCM Initialiser les paramètres d optimisation du niveau I. 10/05/01 Alain Debraine et Franck Gastaldi 22

23 Test de niveau II (suite) 2 procédures de test pour l acquisition Partie esclave configurée à 2.5v et maître à 4v Examiner les bonnes conformités de plages de mesure sur les deux parties. Test en 4v pulsé Vérifier les histogrammes représentants les 11 bits de data (ADC). S assurer qu aucun bits n est défaillant. 10/05/01 Alain Debraine et Franck Gastaldi 23

24 Description du projet Basé sur le test de niveau I Étude effectuée sur la partie acquisition Générer un fichier de stimuli sur le Front-End. Faire l acquisition d un fichier de données provenant des 128 canaux. Analyser ces données par rapport aux contraintes fournies par la manipulation. 10/05/01 Alain Debraine et Franck Gastaldi 24

25 Description du projet (suite) Pourquoi?: Mini-DAQ actuel en prêt jusqu à la fin des tests de production. Maintenance à tenir opérationnelle et facile d utilisation après installation. 10/05/01 Alain Debraine et Franck Gastaldi 25

26 Carte PC-DAQ Caractéristiques Mini-DAQ actuel: Cartes interface ISA Analyse d 1 évènement à la fois Émission-Réception optique Cartes interface optique-cuivre et cuivre-optique Soft d acquisition: Labview 10/05/01 Alain Debraine et Franck Gastaldi 26

27 Carte PC-DAQ (Suite) Caractéristiques de la carte PC-DAQ envisagée: Interface PCI Analyse de 4 évènements Soft d acquisition: Labview Remarque Suppression de la partie Optique-Cuivre Problèmes liées aux erreurs de transmissions et pertes de liens supprimées 10/05/01 Alain Debraine et Franck Gastaldi 27

28 Bancs de tests niveau I Lien ArcNet Carte test pulse TF&C G/CLink DCM PC DAQ C/GLink FEE Lien ArcN et C a r t e t e s t p u l s e P C P C - D A Q F E E 10/05/01 Alain Debraine et Franck Gastaldi 28

29 Technologie Développement à base de circuit programmable (FPGA). Achat et intégration d un bloc IP 1 PCI. Utilisation des ressources allouées par le composant pour traiter l acquisition Technologie re-programmable. 1 IP:Intellectual Property 10/05/01 Alain Debraine et Franck Gastaldi 29

30 Procédures Implantation d un bloc PCI S affranchir des fonctions logiques environnantes à un Chip PCI standard. Complexité de carte et espace d utilisation diminués. Mise en œuvre rigoureuse aux performances voulues Méthodologie de développement des FPGA spécifique. 10/05/01 Alain Debraine et Franck Gastaldi 30

31 Ressources Équipement soft: disponible au laboratoire Simulateur Synthétiseur Bloc IP: 6000$ en moyenne Production : Fabrication de la carte : ~ 30 Kf Remarque Solution intermédiaire: Kit de développement : ~ 140kf 10/05/01 Alain Debraine et Franck Gastaldi 31

32 Calendrier Échéances envisagées Phase 1 Ph1 Phase 2 Phase 3 Phase 1P mar avr mai jun jul sep oct nov dec jan fév Phase 1: Élaboration du cahier des charges et premiers développements. Phase 2 : Instance du modèle PCI, simulation, synthèse. Ph1 : «Pré-instance du PCI», formation PCI envisagée Phase 3 : Production, tests in-situ, intégration de la carte PC-DAQ dans la phase de test niveau I. Phase 1P : Début de réception des cartes PHENIX. 10/05/01 Alain Debraine et Franck Gastaldi 32

33 État d'avancement actuel Vue d'ensemble par rapport au calendrier Cahier des charges en élaboration. Premier développement sur le point d être entamé (réception des données) En retard dans la partie génération des stimulis (Précision sur certains bits) Retards et problèmes imprévus Élaboration du Test Bench Implantation du Bloc IP PCI 10/05/01 Alain Debraine et Franck Gastaldi 33