Plan : Master IM2P2 - Calcul Scientifique

Dimension: px
Commencer à balayer dès la page:

Download "Plan : Master IM2P2 - Calcul Scientifique"

Transcription

1 Plan : Les systèmes HPC Typologie des systèmes : Machines Mémoire partagée Machines à Mémoire Distribuées Machine NUMA Exemples Architectures Processeurs HPC Processeurs scalaires, superscalaires, vectoriels Concepts d optimisation Optimisation de codes Technique d optimisation Compilo, librairies 23/10/09 Page 38

2 Architecture Processeurs : MIMD Processeurs Généralistes ( ) Processeurs HPC ( ) Jeu d instruction complexe : multimedia, add, mult, Spécialisé Entiers 32 bit Exemple : Pentium IV Jeu d instruction simple : Mult., Add, Div., Sub. Spécialisé Flottants 64 bit Exemple : Itanium II 3,2 GHz Cache 500 ko 6,4 Gflop/s peak Linpack 0,7 Gflop/s 1,5 GHz Cache 6 Mo 6 Gflop/s peak Linpack 5,4 Gflop/s Temps de restitution 8 fois + rapide! Fondeurs : Intel (Itanium), AMD (Opteron), IBM (Power), SUN (UltraSparc), NEC (Processeurs Vectoriels) 23/10/09 Page 39

3 Architecture Processeurs HPC Définition : cycle Fréquence d horloge = nombre d impulsions par seconde 200 Mhz 200 Millions de cycles par seconde Restitution d une opération n cycles avec n 1 Spécificités processeur HPC: Instruction Level Parallelism (ILP) : Pipeline multiple Functional unit (FPU) Memoire Hierarchique Accès mémoire rapide Différents niveaux de cache L1, L2, L3 Exécution Spéculative Branch prediction Prefetching 23/10/09 Page 40

4 Architecture Processeurs HPC Exemple schéma Architecture Proc. Superscalaire: Itanium 23/10/09 Page 41

5 Architecture Processeurs HPC Exemple schéma Architecture Proc. Superscalaire: Itanium Architecure «massively parallel»: 2 FPU 4 I&MM Units 3 Branch Prediction 23/10/09 Page 42

6 Proc. Scalaire : Pentium 4 IA32 Pas de cache L3 1 FPU Pipeline Branch prediction 23/10/09 Page 43

7 Objectif Pipeline 1 cycle = 1 résultat Architecture Processeurs HPC Vision très schématique A1 = B1 + C1 load exec write 3 phases 1 phase/cycle Pipeline : exemple 3 Opérations indépendantes A1 = B1 + C1 A2 = B2 + C2 A3 = B3 + C3 23/10/09 Page 44

8 Objectif Pipeline 1 cycle = 1 résultat Architecture Processeurs HPC Opérations indépendantes A1 = B1 + C1 A2 = B2 + C2 A3 = B3 + C3 load exec write Cycle 1 Load B1,C1 Cycle 2 Add B1,C1 Cycle 3 Store in A1 Cycle 4 Load B2,C2 Add B2,C2 Store in A2 Résultats des 3 opérations : 9 cycles Load B3,C3 Cycle 8 Add B3,C3 Cycle 9 Store in A3 Cycles (Time) Ressources «idle» 23/10/09 Page 45

9 Architecture Processeurs HPC Objectif Pipeline 1 cycle = 1 résultat Opérations indépendantes A1 = B1 + C1 A2 = B2 + C2 A3 = B3 + C3 Résultats des 3 opérations : 9 cycles load exec write Pipelining : Latence : 3 cycles 1 res/cycle Cycle 1 Cycle 2 Cycle 3 Cycle 4 Load B1,C1 Load B2,C2 Load B3,C3 Add B1,C1 Add B2,C2 Add B3,C3 Store in A1 Store in A2 Cycle 5 Store in A3 Cycles (Time) Opérations indépendantes Exhiber le maximum d opérations indépendantes alimenter Pipiline 23/10/09 Page 46

10 Architecture Processeurs HPC Plusieurs niveaux de pipeline : Beaucoup d opération atomiques (dépend micor-architecture, jeu instruction) : A1 = B1 + C1 load exec write instruc. fetch decode instruc. exec Mem Store ou load Write back 23/10/09 Page 47

11 Architecture Processeurs HPC longueur pipeline : 23/10/09 Page 48

12 Architecture Processeurs HPC Alimenter le processeur : Mémoire Hiérarchique Temps Unité de Calcul «travaille» sur données dans les registres Mo 23/10/09 Page 49

13 Architecture Processeurs HPC Alimenter le processeur : Mémoire Hiérarchique Temps Unité de Calcul «travaille» sur données dans les registres Registre : taille très petite Mo A1 = B1 + C1 load B1 Hit? yes load C1 no = miss Cache? Coût n cycles Unité de Calcul «attend» n cycles 23/10/09 Page 50

14 Architecture Processeurs Plusieurs Niveaux de Cache : exemple processeur Itanium2 d INTEL Débits et Latences 1,5 Ghz => 1 cycle = 0,6 ns 2 cycles 5 cycles 12 cycles 1 ko 128 Integer Registers 1 ko 128 FP Registers 16 ko L1D cache 16 Go/s 32 Go/s 16 Go/s 32 Go/s 16 Go/s 5+1 cycles L2U cache 256 ko Mo-9 Mo 32 Go/s 6.4 Go/s 12+1cycles L3U cache 16Rd / 6Wr Altix : 145+ ns 23/10/09 Page 51

15 Architecture Processeurs Effet taille de cache : 23/10/09 Page 52

16 Exécution Spéculative : Alimenter le Pipeline Architecture Processeurs HPC If (cond1) then a1 = b1 + c1 else a1 = b1 * c1 End if «Casser» dépendances Dépendances : Cond1 a1 = b1 + c1, Branch prediction On «parie» Cond1 vraie On calcule a1 = b1 + c1,. On vérifie plus tard. 23/10/09 Page 53

17 Exécution Spéculative : Alimenter le Pipeline Architecture Processeurs HPC Prefetching Charger 1 instruction ET voisins mémoire On remplit les registres 23/10/09 Page 54

18 Concepts : ILP, Pipeline, speculation : Architecture Processeurs HPC Mie en œuvre pour différentes micro-architectures (jeux d instructions machine scalaire) x86 32 bit : Pentium (IA_32), Athlon AMD CISC : Complex instruction Set Computer x86 : Xeon, Opteron (AMD) 32 et/ou 64 bit Pour le HPC Prix, mais 32 bit bon rapport prix/performance RISC : Power6 Reduce Instruction Set Computer VLIW : Itanium Intel (co-dev. HP ex. Alpha) Very Long Instruction Word Puissance In-order Bande passante mémoire 23/10/09 Page 55

19 Architecture Processeurs HPC Différentes approches : x86 vs. EPIC (Explicit Parallel Instruction Computing) 23/10/09 Page 56

20 Architecture Processeurs HPC Le core c est quoi? 23/10/09 Page 57

21 Architecture Processeurs HPC Tendance Actuelle : processeurs multi-cœur (core) Fondeurs : Intel, AMD, IBM, SUN(Sparc) Cache Cache Cache Cache core Réduction taille gravure (45 nm) core core core core 1 processeurs mono-core 1 processeurs ( ou socket) multi-core (multi = 2, 4, 6, 8 ) Plus de puissance BRUTE ( 2, 4, 6, 8 ) Plus de mémoire Cache / core Meilleur ratio flop/watt, flop/m 2 Même niveau fréquence, même concept architectural Adaptation carte mère débit vers la RAM 23/10/09 Page 58

22 Architecture Processeurs HPC TOP /10/09 Page 59

23 TOP 500 : evolution processeurs 23/10/09 Page 60

24 Architecture Processeurs : Vectoriel Processeur Vectoriel opération sur vecteurs (non plus sur scalaire) : Single instruction multiple data (SIMD) Potentiellement très très puissant adaptation du code : meteo, Onera,etc très très très cher NEC Peak Gflop 100 Gflop/s Debit mémoire 4TB/s 23/10/09 Page 61

25 Architecture Processeurs : Vectoriel Processeur Vectoriel NEC Peak Gflop 100 Gflop/s Debit mémoire 4TB/s TOP 500 Approche/ principe(simd) utilisé dans les architecture scalaire : X86 (32bit) SSE : Streaming SIMD Extension Altivec Superscalaire (2 FPU) 23/10/09 Page 62

26 Accélérer les processeurs Accélérateurs GP-GPU : General Purpose Graphic process Unit Adaptation des cartes graphiques Précision, compilateurs, langages (CUDA), etc Stream processing (data centric process) Flop intensif (Double Precision?) parallèlisme de données localité des données Futur : Intégration dans les processeurs GP-GPU Tesla (Nvidia) Peak Gflop 500 Gflop/s Debit mémoire 80GB/s Accélérateurs FPGA : Processeur reconfigurables (CRAY, SGI) CELL : 9 cores : 1 cpu + 8 SPE IBM Roadrunner 23/10/09 Page 63

27 Architecture Processeurs HPC Comment on calcule le peak de perf. : Peak = Freq. * (Nbre opération par cycle) Nbre Opération par cycle : Combien de FPU?(scalaire, super scalaire) Vectoriel Multicore : Somme puissance core Exemple (itanium) Fréquence : 1.5 Ghz, Puissance crête : 6 Gflops/s : 1500 MHz * 2 madd/cycle 6 GFLOP/s Fréquence Peak Gflop Debit mémoire Byte/flop Processeurs Vectoriels (NEC) 100 Gflop/s 4TB/s 40 GP-GPU (Nvidia) 600 Mhz 500 Gflop/s 80 Gb/s 0,16 Itanium mono-core 1,5 Ghz 6 Gflop/s 6,4 Gb/s 1,06 Xeon Quad-Core 3 Ghz 40 Gflop 9,7 Gb/s 0,24 Xeon «NHM» 2,8Ghz 38Gflop 32 Gb/s 0,84 Power6 Bi-core 4,7 Ghz 36 Gflop? 23/10/09 Page 64

28 Calcul Haute Performance : TOP 500 List Les plus grands systèmes de calcul actuellement : classement TOP 500 Juin 2009 Benchmark : Linpack (kw) Puissance Centrale nucléaire de 40 MW à 1450 MW 23/10/09 Page 65

Architectures matérielles

Architectures matérielles Architectures matérielles Quelques éléments (Août 2007) Françoise BERTHOUD, LPMMC, CNRS Une architecture équilibrée pour ses besoins Processeur >> Traiter l information plus vite! Réseau >> Conduire l

Plus en détail

Les Microprocesseurs partie2

Les Microprocesseurs partie2 Université Constantine 2 Abdelhamid Mehri Faculté des NTIC Département MI Electronique des Composants & Systèmes Les Microprocesseurs partie2 Cours de L1 - TRONC COMMUN DOMAINE MATHEMATIQUES INFORMATIQUE

Plus en détail

Architecture des GPU (GPU=Graphics Processing Unit) gael.guennebaud@inria.fr

Architecture des GPU (GPU=Graphics Processing Unit) gael.guennebaud@inria.fr Architecture des GPU (GPU=Graphics Processing Unit) gael.guennebaud@inria.fr Plan du cours 2 Motivations pour les GPUs single core multi-core many-core Architecture des GPUs CPU versus GPU Programmation

Plus en détail

Design, améliorations, et implémentations

Design, améliorations, et implémentations CPU et Mémoire Design, améliorations, et implémentations Techniques et caractéristiques modernes qui permettent de donner aux ordinateurs actuels toute leur puissance 1 Architectures CPU Design de l architecture

Plus en détail

Cours 1 Microprocesseurs

Cours 1 Microprocesseurs Cours 1 Microprocesseurs Jalil Boukhobza LC 206 boukhobza@univ-brest.fr 02 98 01 69 73 Jalil Boukhobza 1 But de ce cours Comprendre le fonctionnement de base d un microprocesseur séquentiel simple (non

Plus en détail

Comment concevoir un ordinateur? Quelques questions à considérer

Comment concevoir un ordinateur? Quelques questions à considérer Comment concevoir un ordinateur? Quelques questions à considérer Unité d entrée Unité de traitement Unité de sortie Comment coder les données Entiers, réels, caractères Comment restituer les résultats

Plus en détail

Informatique générale - processeurs

Informatique générale - processeurs Université de Nice Sophia Antipolis Licence 1 Sciences Fondamentales Informatique Générale Processeurs Jacques Farré (d'après Fabrice Huet, Wikipedia... et bien d'autres) Jacques.Farre@unice.fr http://deptinfo.unice.fr/~jf/infogene

Plus en détail

Types et performances des processeurs

Types et performances des processeurs Types et performances des processeurs Laboratoire de Systèmes Logiques Structure d un ordinateur contrôle processeur traitement séquenceur registres mémoire entrées/sorties micromémoire opérateurs bus

Plus en détail

Rappels, SISD, SIMD. Calculateurs hybrides (GPU-OpenCL) Rappels, MIMD mémoire partagée. Rappels, MIMD mémoire partagée. Rappels... SISD,...

Rappels, SISD, SIMD. Calculateurs hybrides (GPU-OpenCL) Rappels, MIMD mémoire partagée. Rappels, MIMD mémoire partagée. Rappels... SISD,... Rappels, SISD, SIMD Calculateurs hybrides (GPU-OpenCL) Rappels... SISD,... SIMD Formation d Ingénieurs de l Institut Galiléee MACS 3 Philippe d Anfray Philippe.d-Anfray@cea.fr CEA DSM 2013-2014 SISD :

Plus en détail

MICROPROCESSEUR. Nous prendrons comme exemple les processeurs Intel (qui sont le plus souvent utilisés dans les machines actuelles).

MICROPROCESSEUR. Nous prendrons comme exemple les processeurs Intel (qui sont le plus souvent utilisés dans les machines actuelles). MICROPROCESSEUR Le cerveau d un ordinateur est le microprocesseur, parfois appelé CPU ou tout simplement processeur. Le processeur effectue les calculs nécessaires au fonctionnement de l ordinateur et

Plus en détail

Chap. 2 - Structure d un ordinateur

Chap. 2 - Structure d un ordinateur Architecture des ordinateurs Michèle Courant S2-27 octobre 2004 Chap. 2 - Structure d un ordinateur 2.1 Processeur ou unité centrale (CPU) 2.1.1 Organisation du CPU 2.1.2 Exécution d une instruction 2.1.3

Plus en détail

Architectures PC Françoise Roch

Architectures PC Françoise Roch Architectures PC Françoise Roch Plan Historique et évolution des architectures 32 bits Processeurs 64 bits Performances Architectures SMP (Symetric Multi Processing) 2 IA-32 Un peu d histoire L IA-32 (partie32

Plus en détail

Les grandes classes de système

Les grandes classes de système : Introduction Daniel Etiemble de@lri.fr Les grandes classes de système Caractéristique Ordinateur de bureau Serveur Enfoui/embarqué Prix du microprocesseur à 0 200 à 2000 par processeur 0,20 à 200 par

Plus en détail

Introduction à la programmation GPU. P. Fortin UPMC / LIP6 ANR TaMaDi 27/10/2010

Introduction à la programmation GPU. P. Fortin UPMC / LIP6 ANR TaMaDi 27/10/2010 Introduction à la programmation GPU P. Fortin UPMC / LIP6 ANR TaMaDi 27/10/2010 Les processeurs graphiques (GPU) GPU : Graphics Processing Unit GPGPU : General Purpose computation on Graphics Processing

Plus en détail

Architecture des ordinateurs

Architecture des ordinateurs Décoder la relation entre l architecture et les applications Violaine Louvet, Institut Camille Jordan CNRS & Université Lyon 1 Ecole «Découverte du Calcul» 2013 1 / 61 Simulation numérique... Physique

Plus en détail

Comment un ordinateur fonctionne Processeur

Comment un ordinateur fonctionne Processeur Comment un ordinateur fonctionne Processeur Les processeurs Cerveau de l ordinateur Règle flux d information par intermédiaire du bus Détermine puissance de l ordi (486, Pentium, ) Vitesse définit par

Plus en détail

Architecture & Nouveautés du Core i7. Xpose Core i7 Guillaume Bedos

Architecture & Nouveautés du Core i7. Xpose Core i7 Guillaume Bedos Architecture & Nouveautés du Core i7 Xpose Core i7 Sommaire Définition Historique Rôle du microprocesseur Architecture d un microprocesseur Core i7 : Améliorations Cache HyperThreading IMC/QPI TurboBoost

Plus en détail

Microélectronique avancée pour les systèmes d information

Microélectronique avancée pour les systèmes d information UNIVERSITE TECHNIQUE DE SOFIA FILIERE FRANCOPHONE DE GENIE ELECTRIQUE Microélectronique avancée pour les systèmes d information Slavka Tzanova Introduction L'une des tendances majeures des sciences et

Plus en détail

Architectures parallèles

Architectures parallèles Architectures parallèles GIF-1001 Ordinateurs: Structure et Applications, Hiver 2015 Jean-François Lalonde Image: Michael Thompsett Merci à Étienne Tremblay Architecture parallèle Architecture parallèle:

Plus en détail

CPU ou UCT. Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.

CPU ou UCT. Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç. CPU ou UCT Processor (data processing) Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT, en ang. CPU (Central Processing Unit) CPU+mémoire

Plus en détail

Chap. I : Architecture de base d un ordinateur

Chap. I : Architecture de base d un ordinateur UMR 7030 - Université Paris 13 - Institut Galilée Cours Architecture et Système Dans cette partie, nous décrivons rapidement l architecture de base d un ordinateur et les principes de son fonctionnement.

Plus en détail

Parallélisation. Parallélisation. 1 Applications. 2 Historique. 3 Parallélisme au niveau du circuit. 4 Coprocesseur.

Parallélisation. Parallélisation. 1 Applications. 2 Historique. 3 Parallélisme au niveau du circuit. 4 Coprocesseur. Parallélisation 1 Applications 2 Historique 3 Parallélisme au niveau du circuit 4 Coprocesseur 5 Multiprocesseur 6 Multi-ordinateur 7 grille (Université Bordeaux 1) Architecture de l Ordinateur 2007-2008

Plus en détail

Architecture des ordinateurs

Architecture des ordinateurs Ecole d Automne «Informatique Scientifique pour le Calcul» Architecture des ordinateurs Françoise Berthoud 1 Violaine Louvet 2 Françoise Roch 3 1 Laboratoire de Physique et de Modélisation des Milieux

Plus en détail

CPU ou UCT. Circuit Intégré. Processor (data processing)

CPU ou UCT. Circuit Intégré. Processor (data processing) CPU ou UCT Processor (data processing) Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT, en ang. CPU (Central Processing Unit) CPU+mémoire

Plus en détail

Exemple: le processeur MIPS

Exemple: le processeur MIPS Exécution des instructions machine Exemple: le processeur MIPS add a, b, c a = b + c type d'opération (mnémonique) destination du résultat lw a, addr opérandes sources a = mem[addr] adresse (donnée, instruction

Plus en détail

Formation en Calcul Scientifique - LIEM2I

Formation en Calcul Scientifique - LIEM2I Formation en Calcul Scientifique - LIEM2I Introduction au calcul parallèle Loïc Gouarin, Violaine Louvet, Laurent Series Groupe Calcul CNRS 9-13 avril 2012 Loïc Gouarin, Violaine Louvet, Laurent Series

Plus en détail

ELECTRONIQUE INDUSTRIELLE (243.06) OPTION ÉLECTRODYNAMIQUE Principe des micro-ordinateur (243-834-92) Présenté par Steve Dionne.

ELECTRONIQUE INDUSTRIELLE (243.06) OPTION ÉLECTRODYNAMIQUE Principe des micro-ordinateur (243-834-92) Présenté par Steve Dionne. ELECTRONIQUE INDUSTRIELLE (243.06) OPTION ÉLECTRODYNAMIQUE Principe des micro-ordinateur (243-834-92) Présenté par Steve Dionne À Mario Michaud Remis le 10 septembre automne 2002 Table des matière : Description

Plus en détail

MATÉRIEL GRAPHIQUE POUR LE CALCUL SCIENTIFIQUE. François Rousselle LISIC Image et Apprentissage OASIS

MATÉRIEL GRAPHIQUE POUR LE CALCUL SCIENTIFIQUE. François Rousselle LISIC Image et Apprentissage OASIS MATÉRIEL GRAPHIQUE POUR LE CALCUL SCIENTIFIQUE François Rousselle LISIC Image et Apprentissage OASIS Cadre BQR 2010 CGR LISIC LMPA : Réalisation d'une plateforme générique de calcul intensif pour cartes

Plus en détail

Initiation au HPC - Généralités

Initiation au HPC - Généralités Initiation au HPC - Généralités Éric Ramat et Julien Dehos Université du Littoral Côte d Opale M2 Informatique 2 septembre 2015 Éric Ramat et Julien Dehos Initiation au HPC - Généralités 1/49 Plan du cours

Plus en détail

Intel Corporation Nicolas Biguet Business Development Manager Intel France

Intel Corporation Nicolas Biguet Business Development Manager Intel France Les serveurs pour l Entreprise Intel Corporation Nicolas Biguet Business Development Manager Intel France 1 Les orientations stratégiques Clients Réseaux Serveurs Fournir les les éléments de de base des

Plus en détail

Systèmes à processeurs

Systèmes à processeurs Systèmes à processeurs II2 - Cours : Systèmes à processeurs J. Villemejane - julien.villemejane@u-pec.fr IUT Créteil-Vitry Département GEII Université Paris-Est Créteil Année universitaire 2012-2013 1/31

Plus en détail

Electronique des composants et systèmes

Electronique des composants et systèmes Université Constantine II Electronique des composants et systèmes Cours de L1 -TRONC COMMUN DOMAINE MATHEMATIQUES INFORMATIQUE Université Constantine 2 Le../01/2013 Les Microprocesseurs-partie2 8. Amélioration

Plus en détail

Exécution des instructions machine

Exécution des instructions machine Exécution des instructions machine Eduardo Sanchez EPFL Exemple: le processeur MIPS add a, b, c a = b + c type d'opération (mnémonique) destination du résultat lw a, addr opérandes sources a = mem[addr]

Plus en détail

Fonctionnement et performance des processeurs

Fonctionnement et performance des processeurs Fonctionnement et performance des processeurs Eric Cariou Université de Pau et des Pays de l'adour Département Informatique Eric.Cariou@univ-pau.fr 1 Plan Fonctionnement des processeurs Unités de calcul

Plus en détail

Unité 9: Unité centrale de traitement. Unité 9: Unité centrale de traitement

Unité 9: Unité centrale de traitement. Unité 9: Unité centrale de traitement Objectifs : À la fin de cette unité, vous connaîtrez le fonctionnement de l'unité centrale de traitement d'un ordinateur. Pour y arriver, vous devrez atteindre les objectifs suivants : - décrire les différentes

Plus en détail

L'évolution des processeurs

L'évolution des processeurs L'évolution des processeurs Historique 1968 Création d'intel Corporation par Gordon Moore et Robert Noyce. 1971 Intel 4004, premier microprocesseur de l'histoire, 4 bits plutôt pour calculatrices. 60.000

Plus en détail

Cours 1 Microprocesseurs

Cours 1 Microprocesseurs Cours 1 Microprocesseurs Jalil Boukhobza LC 206 boukhobza@univ-brest.fr 02 98 01 69 73 Jalil Boukhobza 1 But de ce cours Comprendre le fonctionnement de base d un microprocesseur séquentiel simple (non

Plus en détail

Parallélisme et Répartition

Parallélisme et Répartition Parallélisme et Répartition Master Info Françoise Baude Université de Nice Sophia-Antipolis UFR Sciences Département Informatique baude@unice.fr web du cours : deptinfo.unice.fr/~baude Septembre 2008 Chapitre

Plus en détail

Introduction à l architecture des calculateurs

Introduction à l architecture des calculateurs Formation en Calcul Scientifique - LEM2I Introduction à l architecture des calculateurs Violaine Louvet 1 1 Institut Camille jordan - CNRS 12-13/09/2011 Simulation numérique... Physique Chimie... Algorithme

Plus en détail

Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT,

Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT, CPU ou UCT Processor (data processing) Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT, en ang. CPU (Central Processing Unit) CPU+mémoire

Plus en détail

Architecture des ordinateurs, concepts du parallélisme

Architecture des ordinateurs, concepts du parallélisme Ecole Doctorale MathIf Architecture des ordinateurs, concepts du parallélisme Violaine Louvet 1 Remerciements à Françoise Roch, Guy Moebs, Françoise Berthoud 1 ICJ - CNRS Année 2009-2010 Objectifs de ce

Plus en détail

Architecture des ordinateurs Bus de communication, carte mère, processeur et mémoire

Architecture des ordinateurs Bus de communication, carte mère, processeur et mémoire Architecture des ordinateurs Bus de communication, carte mère, processeur et mémoire Michel Salomon IUT de Belfort-Montbéliard Département d informatique Michel Salomon Architecture des ordinateurs 1 /

Plus en détail

Extrapolation et Estimation de performance. dans le cadre des réponses aux appels d offre

Extrapolation et Estimation de performance. dans le cadre des réponses aux appels d offre Extrapolation et Estimation de performance dans le cadre des réponses aux appels d offre 1969 Xavier VIGOUROUX 2 Bull, 2008 AEP-9 Marié 3 Bull, 2008 AEP-9 3 enfants 4 Bull, 2008 AEP-9 1987 1989 5 Bull,

Plus en détail

Architecture EPIC et jeux d instructions multimédias pour applications cryptographiques

Architecture EPIC et jeux d instructions multimédias pour applications cryptographiques Architecture EPIC et jeux d instructions multimédias pour applications cryptographiques Jacques-Olivier Haenni EPFL - IC - LSL Lausanne, le 17 avril 2002 Plan de l exposé Cadre de la thèse instructions

Plus en détail

Matériel : comment gagner en performance? Objectif Teraflop. les limites :

Matériel : comment gagner en performance? Objectif Teraflop. les limites : Matériel : comment gagner en performance? réduction du temps de cycle (aujourd hui de 0,6 à 2 ns) instructions vectorielles et pipelinées plusieurs unités fonctionnelles hiérarchie de mémoire multiprocesseurs

Plus en détail

Cluster de calcul Freeware en Océanographie Opérationnelle Bertrand FERRET Carine CASTILLON Mondher CHEKKI

Cluster de calcul Freeware en Océanographie Opérationnelle Bertrand FERRET Carine CASTILLON Mondher CHEKKI Cluster de calcul Freeware en Océanographie Opérationnelle Bertrand FERRET Carine CASTILLON Mondher CHEKKI Responsable Service Informatique Ingénieure Systèmes & Réseaux Ingénieur High Performance Computing

Plus en détail

Introduction aux systèmes informatiques Structure d un ordinateur

Introduction aux systèmes informatiques Structure d un ordinateur Introduction aux systèmes informatiques Structure d un ordinateur Michel Salomon IUT de Belfort-Montbéliard Département d informatique Michel Salomon Intro. aux sys. info. 1 / 36 Qu est-ce qu un système

Plus en détail

Architecture des calculateurs

Architecture des calculateurs Formation en Calcul Scientifique - LEM2I Architecture des calculateurs Violaine Louvet 1 1 Institut Camille jordan - CNRS 12-13/09/2011 Introduction Décoder la relation entre l architecture et les applications

Plus en détail

Architecture des calculateurs

Architecture des calculateurs Architecture des calculateurs Violaine Louvet 1 1 Institut Camille jordan - CNRS Ecole Doctorale 2012-2013 Sommaire 1 Architecture générale Processeur Mémoire Réseaux Stockage 2 Tendances Evolutions technologiques

Plus en détail

Evolution des technologies de calcul intensif vers les systèmes multi-cœurs et accélérateurs

Evolution des technologies de calcul intensif vers les systèmes multi-cœurs et accélérateurs Evolution des technologies de calcul intensif vers les systèmes multi-cœurs et accélérateurs Marc Mendez-Bermond Expert solutions HPC Programme Contexte Technologies Evolutions 2 Confidentiel Research

Plus en détail

Electronique et Informatique pour le Traitement de l Information. J. Villemejane - julien.villemejane@institutoptique.fr

Electronique et Informatique pour le Traitement de l Information. J. Villemejane - julien.villemejane@institutoptique.fr Systèmes embarqués Electronique et Informatique pour le Traitement de l Information J. Villemejane - julien.villemejane@institutoptique.fr Institut d Optique Graduate School Année universitaire 2015-2016

Plus en détail

Table des matières. Principes fondamentaux de conception des ordinateurs. Avant-propos Préface Remerciements XXI XXVII XXXV

Table des matières. Principes fondamentaux de conception des ordinateurs. Avant-propos Préface Remerciements XXI XXVII XXXV Table des matières Avant-propos Préface Remerciements XXI XXVII XXXV Chapitre 1 Principes fondamentaux de conception des ordinateurs 1.1 Introduction 2 1.2 L évolution de l informatique et la tâche du

Plus en détail

Jeu d instruction et Pipeline NSY 104

Jeu d instruction et Pipeline NSY 104 Jeu d instruction et Pipeline NSY 104 Les jeux d instructions Définitions Partie de l architecture avec laquelle le programmeur ou le concepteur de compilateur est en contact. Ensemble des instructions

Plus en détail

Parallélisme. Cours 1

Parallélisme. Cours 1 Parallélisme Cours 1 TD : 20% - TP : 30% - Examen : 50% Feuille A4 manuscrite (pas de photocopie) Fabrice.Huet@etu.unice.fr (prendre rdv par mail pr le contacter) A quoi sert le parallélisme? Augmenter

Plus en détail

Multi-processeurs, multi-cœurs et cohérence mémoire et cache

Multi-processeurs, multi-cœurs et cohérence mémoire et cache Multi-processeurs, multi-cœurs et cohérence mémoire et cache Intervenant : Thomas Robert Institut Mines-Télécom Rappel système d exploitation & Parallélisme L unité d exécution pour un système d exploitation

Plus en détail

Analyse des textures en temps réel exploitant une architecture parallèle multi-coeurs et GPU

Analyse des textures en temps réel exploitant une architecture parallèle multi-coeurs et GPU Analyse des textures en temps réel exploitant une architecture parallèle multi-coeurs et GPU Moulay Akhloufi, MScA, MBA (moulay.akhloufi@crvi.ca ) Gilles Champagne (gilles.champagne@crvi.ca) Mario Jr Laframboise

Plus en détail

Systèmes et traitement parallèles

Systèmes et traitement parallèles Systèmes et traitement parallèles Mohsine Eleuldj Département Génie Informatique, EMI eleuldj@emi.ac.ma 1 Système et traitement parallèle Objectif Etude des architectures parallèles Programmation des applications

Plus en détail

Cours Parallélisme. I. Parallélismes Jean-Louis Pazat. Plan. Introduction Parallélisme d'expression Applications Parallélisme d'exécution

Cours Parallélisme. I. Parallélismes Jean-Louis Pazat. Plan. Introduction Parallélisme d'expression Applications Parallélisme d'exécution Cours Parallélisme I. Parallélismes Jean-Louis Pazat Plan 2 Introduction Parallélisme d'expression Applications Parallélisme d'exécution Architecture de machines Influence sur l'expression du parallélisme

Plus en détail

Sanity Check. bgcolor mgcolor fgcolor

Sanity Check. bgcolor mgcolor fgcolor Sanity Check bgcolor mgcolor fgcolor 0 1 2 3 4 5 6 7 8 9 10 Compilation pour cibles hétérogènes: automatisation des analyses, transformations et décisions nécessaires, François Irigoin et Ronan Keryell

Plus en détail

NVIDIA CUDA. Compute Unified Device Architecture. Sylvain Jubertie. Laboratoire d Informatique Fondamentale d Orléans 2011-2012

NVIDIA CUDA. Compute Unified Device Architecture. Sylvain Jubertie. Laboratoire d Informatique Fondamentale d Orléans 2011-2012 NVIDIA CUDA Compute Unified Device Architecture Sylvain Jubertie Laboratoire d Informatique Fondamentale d Orléans 2011-2012 Sylvain Jubertie (LIFO) NVIDIA CUDA 2011-2012 1 / 58 1 Introduction 2 Architecture

Plus en détail

http://www.ed-diamond.com

http://www.ed-diamond.com Ceci est un extrait électronique d'une publication de Diamond Editions : http://www.ed-diamond.com Ce fichier ne peut être distribué que sur le CDROM offert accompagnant le numéro 100 de GNU/Linux Magazine

Plus en détail

7.2 Structure interne d'un processeur de base.

7.2 Structure interne d'un processeur de base. LES PROCESSEURS Introduction Dans le chapitre 5, nous avons vu les processeurs selon leur type (famille, fabricant). Ce chapitre va expliquer l'architecture interne de ces processeurs et leurs performances

Plus en détail

Les ordinateurs : de 1946 à aujourd hui

Les ordinateurs : de 1946 à aujourd hui : Introduction Daniel Etiemble de@lri.fr Les ordinateurs : de 1946 à aujourd hui ENIAC (1946) 19000 tubes 30 tonnes surface de 72 m 2 consomme 140 kilowatts. Horloge : 0 KHz. 330 multiplications/s Mon

Plus en détail

Introduction au Calcul Haute Performance

Introduction au Calcul Haute Performance Introduction au Calcul Haute Performance Nicolas Renon, Ingénieur de Recherche en Calcul Scientifique Université Paul Sabatier - DTSI (nicolas.renon@univ-tlse3.fr) http://www.calmip.cict.fr Page 1 Plan

Plus en détail

Apport des Instructions Multimédia. Quelques Techniques de Compilation. Processeur générique 2. Introduction

Apport des Instructions Multimédia. Quelques Techniques de Compilation. Processeur générique 2. Introduction Résumé Apport des Instructions Multimédia Quelques Techniques de Compilation Ronan.Keryell Ò Ø ºÓÖ Département Informatique École Nationale Supérieure des Télécommunications de Bretagne On présentera sommairement

Plus en détail

Présentation CaSciModOT Performances et Architectures

Présentation CaSciModOT Performances et Architectures Présentation CaSciModOT Performances et Architectures Code parallèle : Un peu de théorie Architectures variables : C(n,p)? Quel code? Quelle architecture? Structure d un code : partie parallèle / séquentielle

Plus en détail

Evolution des Micro-Processeurs. Bertrand Granado SYEL UPMC

Evolution des Micro-Processeurs. Bertrand Granado SYEL UPMC Evolution des Micro-Processeurs Bertrand Granado SYEL UPMC Babbage Charles (1830) The Difference Machine 1946 : Eniac 30 Tonnes 24 mètres de long 5,4 mètre de haut 18000 tubes à vide 100 000 opérations

Plus en détail

LES SUPER-ORDINATEURS

LES SUPER-ORDINATEURS LES SUPER-ORDINATEURS Un ordinateur fait au bas mot 1 million d'opérations à la seconde, mais il a que ça à penser, aussi. - J.M. Gourio "Brèves de comptoir 1988" CRAY 1 1 Mesure des performances La mesure

Plus en détail

Architecture des ordinateurs. Optimisation : pipeline. Pipeline (I) Pipeline (II) Exemple simplifié : Instructions de type R

Architecture des ordinateurs. Optimisation : pipeline. Pipeline (I) Pipeline (II) Exemple simplifié : Instructions de type R Architecture des ordinateurs Licence Informatique - Université de Provence Jean-Marc Talbot Optimisation : pipeline jtalbot@cmi.univ-mrs.fr L3 Informatique - Université de Provence () Architecture des

Plus en détail

Chapitre 2. Les Outils Informatiques. 2.1. L architecture des ordinateurs. 2.1.1. Les processeurs. c M Dunseath-Terao et K Dunseath 7

Chapitre 2. Les Outils Informatiques. 2.1. L architecture des ordinateurs. 2.1.1. Les processeurs. c M Dunseath-Terao et K Dunseath 7 c M Dunseath-Terao et K Dunseath 7 Chapitre 2 Les Outils Informatiques 2.1. L architecture des ordinateurs Tous les ordinateurs comportent un ou plusieurs processeurs ; de la mémoire ; un ou plusieurs

Plus en détail

Architecture des processeurs généralistes haute performance

Architecture des processeurs généralistes haute performance Architecture des processeurs généralistes haute performance Pierre Michaud (pmichaud@irisa.fr) 19 Mars 1 Exemples en technologie 90 nm Intel Pentium M «Dothan» 1.5 GHz ~ 85 mm 2 77 millions de transistors

Plus en détail

Programmation multigpu OpenMP versus MPI

Programmation multigpu OpenMP versus MPI 17 février 2011 Gabriel Noaje Programmation multigpu OpenMP versus OpenMP 1 Programmation multigpu OpenMP versus MPI Gabriel Noaje, Michaël Krajecki, Christophe Jaillet gabriel.noaje@univ-reims.fr Équipe

Plus en détail

Architecture des Ordinateurs. Partie II:

Architecture des Ordinateurs. Partie II: Architecture des Ordinateurs Partie II: Le port Floppy permet le raccordement du lecteur de disquette àla carte mère. Remarque: Le lecteur de disquette a disparu il y a plus de 6 ans, son port suivra.

Plus en détail

Le processeur. Le boîtier du CPU

Le processeur. Le boîtier du CPU Le processeur Le processeur ou microprocesseur est aussi appelé CPU Central Processing Unit l unité centrale de traitement. C est le «cerveau» de l ordinateur, il interprète et exécute les programmes.

Plus en détail

Les ordinateurs : de 1946 à hier/aujourd hui

Les ordinateurs : de 1946 à hier/aujourd hui Architectures t avancées : Introduction Daniel Etiemble d@lif de@lri.fr Les ordinateurs : de 1946 à hier/aujourd hui ENIAC (1946) 19000 tubes 30 tonnes surface de 72 m 2 consomme 140 kilowatts. Horloge

Plus en détail

Chap. I : Architecture de base d un ordinateur

Chap. I : Architecture de base d un ordinateur UMR 7030 - Université Paris 13 - Institut Galilée Cours Architecture et Système Dans cette partie, nous décrivons rapidement l architecture de base d un ordinateur et les principes de son fonctionnement.

Plus en détail

Multi-processeurs, multi-cœurs, cohérence mémoire et cache

Multi-processeurs, multi-cœurs, cohérence mémoire et cache Multi-processeurs, multi-cœurs, cohérence mémoire et cache Intervenant : Thomas Robert Institut Mines-Télécom Parallélisme inter instructions n Exécution : une séquence d instructions appliquées à un 1

Plus en détail

Architecture des machines parallèles modernes

Architecture des machines parallèles modernes Architecture des machines parallèles modernes Ronan Ö Ò Ø ºÓÖ Keryell ENST Bretagne 14 février 2006 ØØÔ»»ØÓÔ ¼¼ºÓÖ Liste 500 plus gros ordinateurs déclarés dans le monde depuis 1993 Top 10 : crème de la

Plus en détail

! Vous aurez pris connaissance de l'évolution. ! Vous comprendrez pourquoi on utilise le binaire en. ! Vous serez capable de construire un circuit

! Vous aurez pris connaissance de l'évolution. ! Vous comprendrez pourquoi on utilise le binaire en. ! Vous serez capable de construire un circuit Architecture élémentaire Un cours d architecture pour des informaticiens Samy Meftali Samy.meftali@lifl.fr Bureau 224. Bâtiment M3 extension Sans architecture pas d informatique Comprendre comment çà marche

Plus en détail

Conception de circuits numériques et architecture des ordinateurs

Conception de circuits numériques et architecture des ordinateurs Conception de circuits numériques et architecture des ordinateurs Frédéric Pétrot Année universitaire 2014-2015 Structure du cours C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 Codage des nombres en base 2, logique

Plus en détail

Problématique des accès mémoires irréguliers causés par les maillages non structurés :

Problématique des accès mémoires irréguliers causés par les maillages non structurés : Problématique des accès mémoires irréguliers causés par les maillages non structurés :! étude comparative entre les machines massivement multicoeurs et les GPU Loïc Maréchal / INRIA! LJLL, Demi-Journée

Plus en détail

Jérôme Clet-Ortega. Modèles hybrides de programmation pour architectures parallèles

Jérôme Clet-Ortega. Modèles hybrides de programmation pour architectures parallèles + Jérôme Clet-Ortega Modèles hybrides de programmation pour architectures parallèles + Présentation 2 Équipe projet RUNTIME Dirigée par Raymond Namyst Supports exécutifs pour le calcul hautes performances

Plus en détail

1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants :

1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants : GIF-3002 SMI et Architecture du microprocesseur Ce cours discute de l impact du design du microprocesseur sur le système entier. Il présente d abord l architecture du cœur ARM Cortex M3. Ensuite, le cours

Plus en détail

EXAMEN INTRA INF2500 Session A-2001 - Réponses. Pondération sur 100 points, possibilité de 22 points extra. Question 1 (5 pts):

EXAMEN INTRA INF2500 Session A-2001 - Réponses. Pondération sur 100 points, possibilité de 22 points extra. Question 1 (5 pts): EXAMEN INTRA INF2500 Session A-2001 - Réponses Pondération sur 100 points, possibilité de 22 points extra. Question 1 (5 pts): Vous voulez diminuer le trafic entre plusieurs ordinateurs connectés sur le

Plus en détail

Architectures Parallèles

Architectures Parallèles Architectures Parallèles Cours pour Ingénieur Préparé par Dr. Olfa Hamdi-Larbi ola_ola79@yahoo.fr Reçoit les signaux du contrôleur, cherche les données et les traite Instructions, Données à traiter et

Plus en détail

Les ordinateurs : de 1946 à hier/aujourd hui

Les ordinateurs : de 1946 à hier/aujourd hui Architectures t avancées : Introduction Daniel Etiemble d@lif de@lri.fr Les ordinateurs : de 1946 à hier/aujourd hui ENIAC (1946) 19000 tubes 30 tonnes surface de 72 m 2 consomme 140 kilowatts. Horloge

Plus en détail

Introduction à la programmation // sur GPUs en CUDA et Python

Introduction à la programmation // sur GPUs en CUDA et Python Introduction à la programmation // sur GPUs en CUDA et Python Denis Robilliard Équipe CAMOME: C. Fonlupt, V. Marion-Poty, A. Boumaza LISIC ULCO Univ Lille Nord de France BP 719, F-62228 Calais Cedex, France

Plus en détail

Elements de microarchitecture. 1. Processeurs

Elements de microarchitecture. 1. Processeurs Elements de microarchitecture 1. Processeurs 1 Architecture simplifiée (10.000 feet view) P Core E/S IOH Caches E/S Contrôleur mémoire DIMM DIMM DIMM 2 Processeurs - A l'heure actuelle, dominé par les

Plus en détail

Architecture matérielle http://nicodewaele.info Nicolas Dewaele

Architecture matérielle http://nicodewaele.info Nicolas Dewaele Architecture des ordinateurs Définition d'un ordinateur Architecture matérielle Architecture de Von Neumann (Années 1940) Von Neumann : Mathématicien, inventeur de l'architecture des ordinateurs modernes

Plus en détail

Le pipeline. Eduardo Sanchez Laboratoire de Systèmes Logiques. Ecole Polytechnique Fédérale de Lausanne

Le pipeline. Eduardo Sanchez Laboratoire de Systèmes Logiques. Ecole Polytechnique Fédérale de Lausanne Le pipeline Laboratoire de Systèmes Logiques Le pipelining Technique utilisée pour optimiser le temps d exécution d un processus répétitif. Si le temps d exécution d un processus est T p, l exécution séquentielle

Plus en détail

Algorithmes évolutionnaires sur. et GPU. Introduction : GPU et puissance calculatoire Principe du GPU : le pipeline

Algorithmes évolutionnaires sur. et GPU. Introduction : GPU et puissance calculatoire Principe du GPU : le pipeline Algorithmes évolutionnaires et GPU Introduction : GPU et puissance calculatoire Principe du GPU : le pipeline graphique Introduction au parallélisme de données Exemple de simulation Les langages de haut-niveau

Plus en détail

Plan Formation : Utilisation Hyperion Janvier-Février 2014 http://www.calmip.cict.fr/ Plan Formation :

Plan Formation : Utilisation Hyperion Janvier-Février 2014 http://www.calmip.cict.fr/ Plan Formation : Plan Formation : Introduction : Mésocentre CALMIP Introduction à l Architecture des systèmes HPC Panorama des Systèmes et Processeurs Multi-core Présentation système de Calcul CALMIP : HYPERION Visite

Plus en détail

CINES Introduction aux architectures parallèles et au supercalculateur Occigen

CINES Introduction aux architectures parallèles et au supercalculateur Occigen CINES Introduction aux architectures parallèles et au supercalculateur Occigen Emilie Boulard Contexte HPC Représentation de la somme de Gflops (Rpeak) par pays Contexte HPC Exemple de constructeurs :

Plus en détail

Le matériel : architecture des ordinateurs

Le matériel : architecture des ordinateurs Chapitre 6 Le matériel : architecture des ordinateurs Von Neumann rédige en 1945 un texte d une dizaine de pages dans lequel il décrit les plans d une nouvelle machine, l EDVAC (Electronic Discrete Variable

Plus en détail

Les mémoires. B. Miramond M1 SIGE

Les mémoires. B. Miramond M1 SIGE Les mémoires B. Miramond M1 SIGE 2 types de mémoire RAM Random Access Memory Mémoire volatile Utilisation : Mémoire de travail de l ordinateur ROM Read Only Memory Conserve ses données sans alimentation

Plus en détail

Principes de fonctionnement des machines binaires

Principes de fonctionnement des machines binaires Principes de fonctionnement des machines binaires Cédric Herpson cedric.herpson@lip6.fr http://www-desir.lip6.fr/~herpsonc/pf1.htm Le contenu de ces transparents est basé sur les cours de Jean-Marie Rifflet

Plus en détail

Chapitre2 : Les composants d un ordinateur

Chapitre2 : Les composants d un ordinateur Chapitre2 : Les composants d un ordinateur A. L unité centrale L unité centrale, c est l organe principal de l ordinateur, elle renferme plusieurs composants destinés au traitement et à la circulation

Plus en détail

GPU, processeurs multi-coeurs et bio-informatique

GPU, processeurs multi-coeurs et bio-informatique GPU, processeurs multi-coeurs et bio-informatique Jean-Stéphane Varré jean-stephane.varre@lifl.fr Equipe BONSAI Université Lille 1 - LIFL -INRIA Qu est-ce que c est? Le processeur (CPU) La carte graphique

Plus en détail

Parallélisation Automatique

Parallélisation Automatique Parallélisation Automatique Paul Feautrier ENS de Lyon Paul.Feautrier@ens-lyon.fr 8 septembre 2008 1 / 23 Pourquoi la parallélisation automatique? Les gains de performances dus à la technologie s amenuisent

Plus en détail

Architecture Logicielle et matérielle

Architecture Logicielle et matérielle Architecture Logicielle et matérielle Cours 1 : Introduction D après les transparents de N. Louvet (Univ Lyon1 - LIF6 printemps) Laure Gonnord http://laure.gonnord.org/pro/teaching/ Laure.Gonnord@univ-lyon1.fr

Plus en détail