Éléments de mémorisation statiques

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Jean-Marie Côté
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1 Élémnts d mémorisation statius Alain GUYOT TIMA DEA MICROÉLECTRONIQUE (33) Alain.Guyot@imag.fr Thnius d l'informatiu t d la Miroéltroniu pour l'arhittur. Unité assoié au C.N.R.S. n B0706 mémoir statiu 181

2 But Réalisr un iruit ui onsrv un valur logiu indéfinimnt Optimisr la surfa t/ou la vitss Problèms abordés - ltur - éritur - rétntion/ntrtin - tmps d 'hold','st-up' - rétrobasulmnt - métastabilité - initialisation L tmps st rythmé par un horlog φ Mémoir fontion mémoir transistors masus mémoir statiu 182

3 Basul statiu 0 1 sorti Un basul statiu st formé d 2 ports rboulés sorti 1 0 Il y a don 3 états d'énrgi minimum: V ss, V dd t V port 2 stabl métastabl stabl port 1 mémoir statiu 183

4 Métastabilité Qu s pass t'il si on éhantillonn ds signaux non logius {0,1}? La basul va onvrgr vrs un état logiu {0,1} n un tmps non borné n moynn un rrur tous ls ans 10 ans 1 an 1 mois 1 smain 1 jour 1 hur 1min 10 s 1 s Métastabilité (bruit éhantillonné a 1MHz) Tmps moyn ntr rrur (MTBF) t tmps d rpos d la basul n ns (ES2 ECPD15) ns ns mémoir statiu 184

5 Méthods d'éritur d'un basul Ls méthods d'éritur dans ls basuls sont très divrss 1- Séltur à onflit (ratio) x Prinip z y gain d la boul x Exmpl gros "1" ptit z y x 2- Séltur sans onflit à port 3-états ou d transmission z y gain d la boul x z y 3- Séltur n ports logius x z y gain d la boul x y x y l gain st donné par l séltur z z mémoir statiu 185

6 Eritur à onflit sorti sorti Un basul résist aux prturbations (bruits) d ss sortis. Pour érir on put affaiblir la boul n prmann risu d rétrobasulmnt sur la sorti ou bin profitr d la faibl mobilité ds P port à transistors av W/L faibl Transistor déplété dans la boul mémoir statiu 186

7 Éritur sans onflit à port 3-états ou port d transmission 2 ports 3 états mémoir statiu 187

8 Dsription VHDL d'un basul statiu ibrary IEEE; us IEEE.std_logi_1164.all, IEEE.std_logi_omponnts.all; ntity STATIC_REG is Port ( C, D : in std_logi; Q, QB : out std_logi ); nd STATIC_REG; rhittur STRUCTURAL of STATIC_REG is STATIC_REG signal A1, A2 : std_logi; gin Q <= A1; QB <= A2; I_1 : INV3SL port map ( ENABLE=>C, INPUT=>A1, OUTPUT=>A2 ); I_2 : INV3S port map ( ENABLE=>C, INPUT=>D, OUTPUT=>A2 ); I_3 : INVGATE port map ( INPUT=>A2, OUTPUT=>A1 ); nd STRUCTURAL; onfiguration CFG_STATIC_REG_STRUCTURAL of STATIC_REG is for STRUCTURAL for I_1: INV3SL us onfiguration IEEE.CFG_INV3SL_BI; nd for; for I_2: INV3S us onfiguration IEEE.CFG_INV3S_BI; nd for; for I_3: INVGATE us onfiguration IEEE.CFG_INVGATE_BI;nd for; nd for; nd CFG_STATIC_REG_STRUCTURAL; D C INV3S INV3SL A2 A1 INVGATE QB Q mémoir statiu 188

9 Dssin n band d basul mémoir statiu 189

10 Dimnsionnmnt d basul statiu à onflit onflit si = 1 t éritur d'un 1 état préédnt 0 éritur d'un 0 état préédnt 1 iruit sans onflit à 7 transistors mémoir statiu 190

11 Dssin d'un rgistr à déalag métal poly diffusion mémoir statiu 191

12 Basul à ports logius vu logiu vu éltriu r s r s basul D av un RS r s d mémoir statiu 192

13 Basul RS Maîtr-slav φ φ 1 2 φ φ 1 2 φ φ = Ls phass φ t φ n s rouvrnt pas 1 2 mémoir statiu 193

14 Basul D maîtr-slav à 1 phas 3 4 d 1 2 Ctt basul D omport 3 basuls RS : (1,2), (3,4) t (5,6). La sorti n dépnd pas d l'ntré d, mais d d au yl d préédnt si = 1 alors r = s = 0 t (5,6) n hang pas. si d = 1 alors (3,4) st instabl si d = 0 alors (1,2) st instabl. Lorsu C 0 soit (3,4) soit (1,2) s stabilis t l'autr rst stabl r ou s pass à 1 t l'autr rst à 0 ui ntraîn évntullmnt (5,6). s 6 5 r Cpndant ni r ni s n dépnd d d ar si s = 1 alors 3 st bloué si r = 1 alors 4 t 1 sont bloués. mémoir statiu 194

15 Dsription VHDL d'un basul maîtr-slav ibrary IEEE; us IEEE.std_logi_1164.all, IEEE.std_logi_omponnts.all; ntity MASTER_SLAVE is port ( C, D : in std_logi; Q, QB : out std_logi ); nd MASTER_SLAVE; rhittur STRUCTURAL of MASTER_SLAVE is signal R, S, a1, a2, a3, a4 : std_logi; C gin Q <= a1; QB <= a2; I_1: NORGATE port map ( INPUT(1)=>a4,INPUT(2)=>R, OUTPUT=>a3 ); I_2: NORGATE port map ( INPUT(1)=>C, INPUT(2)=>a3,OUTPUT=>R ); I_3: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>D, OUTPUT=>a4 ); I_4: NORGATE gnri map ( N => 3) port map ( INPUT(1)=>R, INPUT(2)=>a4,INPUT(3)=>C, OUTPUT=>S ); I_5: NORGATE port map ( INPUT(1)=>a2,INPUT(2)=>R, OUTPUT=>a1 ); I_6: NORGATE port map ( INPUT(1)=>S, INPUT(2)=>a1,OUTPUT=>a2 ); nd STRUCTURAL; S I_3 I_4 I_6 D a4 I_1 a3 I_2 R I_5 onfiguration CFG_MASTER_SLAVE_STRUCTURAL of MASTER_SLAVE is for STRUCTURAL for all: NORGATE us CONFIGURATION IEEE.CFG_NORGATE_BI; nd for; nd for; nd CFG_MASTER_SLAVE_STRUCTURAL; QB a2 a1 Q mémoir statiu 195

16 Basul D maîtr-slav à 1 phas insnsibl aux tmps d ommutation Donné Donné Basul A A transparnt B bloué Horlog Suil haut Suil bas A bloué B transparnt Basul B Rmaru: shéma n s'utilis jamais n vrai CMOS Grâ à la différn d suil d ondution ds transistors ommandés par l'horlog d A t d B, ls basuls A t B n sont jamais transparnts simultanémnt. mémoir statiu 196

17 Points d RAM statiu Bus A séltion A séltion séltion B Bus B égalité φ φ d U H τ d U H τ L'ntré d doit êtr stabl pndant l'intrvall omposé du 'st-up' U t du 'hold' H. La sorti st stabl τ après Φ (U, H t τ sont xagérés sur ls figurs) mémoir statiu 197

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