SEDIMOS. F. Calmon, INL, INSA Lyon D. Drouin, 3IT, Univ. de Sherbrooke. Journées Nationales Nanosciences et Nanotechnologies 2012

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1 SEDIMOS SINGLE ELECTRON DEVICE INTEGRATION ON CMOS TECHNOLOGY INTÉGRATION DE COMPOSANTS MONO-ÉLECTRONIQUES DANS UNE TECHNOLOGIE CMOS F. Calmon, INL, INSA Lyon D. Drouin, 3IT, Univ. de Sherbrooke Journées Nationales Nanosciences et Nanotechnologies

2 La densité de puissance limite l intégration Augmentation de la complexité des systèmes intégrés (fonctions A/N/RF, mémoires, capteurs, communications ) Augmentation de la densité (nombre de composants, des interconnexions) mais aussi un impact environnemental the carbon footprint of only the internet is higher than that of the worldwide air traffic... Reiner Hartenstein, ISCAS 2011 ( Aiming at the Natural Equilibrium of Planet Earth Requires to Reinvent Computing ) total electricity use by data centers in 2010 of about 1.3% of all electricity use for the world, and 2% of all electricity use for the US Jonathan G. Koomey( Growth in data center electricity use 2005 to 2010, August 1, 2011) 2

3 Les voies pour minimiser la consommation des systèmes intégrés au niveau architecture: reconfigurabilité, calcul parallèle au niveau circuit: power gating, fonction stand-by dynamic voltage and frequency scaling near-threshold region au niveau composant & technologie: diminuer la tension d alimentation (et seuil), ex. TFET, IMOS technologie performante (Ion/Ioff, faible fuite), ex. FDSOI, multigrille, contrainte intégration 3D parallèle ou monolithique (réduction des interconnexions) technologie émergente nouveau composant / interrupteur nouveaux paradigmes: autre variable d état, quitter Von Neumann mono-électronique avec une technologie métallique dans le back end d un procédé CMOS 3

4 Plan de la présentation Contexte du projet Objectifs du projet SEDIMOS et consortium Organisation du projet Résultats marquants (par tâche) Bilan indicateur et poursuite 4

5 SEDIMOS project : SINGLE ELECTRON DEVICE INTEGRATION ON CMOS TECHNOLOGY technologie [C. Dubuc et al., MRS fall meeting, Boston (2006)] [C. Dubuc et al., APL 90, (2007)] [A. Beaumont et al., IEEE Elec. Dev. Lett. 30, (2009)] simulation modélisation caractérisation packaging Projet ANR blanc international (Canada) N projet : bl-inter09_ / ANR-09-BLAN Mars 2010 Fév

6 projet SEDIMOS : organisation du consortium 6

7 Transistor à un électron - SET Blocage de Coulomb Charge localisée sur l ilot ( E. t > h/2π ): R t h π ² 8kΩ e Hauteur de la barrière tunnel > k B T (sinon le courant thermo-ionique l emporte) Energie de chargement: e² EC = >> 2C Σ k B T [K. YANO et al. Proc. IEEE 87 (4) 1999)] C Σ = CDrain island + CSource island + CGate island + Substrate island à 300K: C Σ < 0.3 af (avec E c = 10 kt) taille de quelques nm C 7

8 Tâche 1 : Outils de simulation (modèles etc.) Simulation de SET et de SEM avec 2 approches complémentaires - Plateforme MARSSEA (Master-equationApproximateResolutionfor Simulation of Single Electron Artifacts): approximation WKB, inclus effet de température (i th ) - Modélisation compacte de transistor et mémoire & implémentation dans environnement de conception de CI (simulation circuits hybrides SET/SEM-CMOS) Conception - utilisation de SET double grille pour créer une librairie de cellules numériques - également abordé: interconnexions et fréquence max, mémoire SRAM, cellules reconfigurables [M. A. Bounouaret al. IEEE NEWCAS conf. 2011] [M. A. Bounouar et al. Nanoarch 8

9 Procédé de fabrication nanodamascène 5. CMP polissage 1. Dry oxydation SiO 2 patterning 2. Ti évaporation Ti patterning 3. Ti oxydation 4. Ti évaporation Quelques nm d épaisseur du titane dans les tranchées Tranchée de largeur 20nm Grille auto-alignée de nombreuses variantes du procédé ont été étudiées 9

10 Tâche 2 : Briques technologiques 10

11 Tâche 4 : co-intégration SET sur CMOS 20nm Source Island Drain ULK SET TEOS Tunnel junctions Metal 1 CMOS gate [N. Jouvet et al., Int. J. of Nanoscience vol. 11, n 4, 2012] 11

12 Tâche 3 : Résultats électriques - Fonctionnalité des transistors CMOS après intégration de SET vérifiée - Caractérisation de nanofils de Ti => résistance de en fonction de l épaisseur => point d arrêt du CMP maitrisé - Caractérisation de transistors SET - Seuil Id-Vdcompatible à la théorie - Capacités de jonctions et énergie de charge compatibles avec fonctionnement à 300K - courant plus faible que la théorie et hystérésis : présence de pièges - Mauvais contrôle de la grille 0.10 Courant Ids (na) Measured R (Ohms) 300K 330K 360K 380K 400K 350,0k 300,0k 250,0k 200,0k 150,0k 100,0k 50,0k 0,0 t t 0 +23s 0 +13s t 0 +18s t 0 +28s Measured R Measured R at t0 Calculated R t 0 +33s t 0 +43s t 0 +48s t 0 +38s Remaining Ti thickness (nm) Tension Vds (V) - Reproductibilité faible Courant Ids (pa) Tension Vg (V) 12

13 Bilan à T0+ 33 et poursuite (1/2) Indicateurs - impact Recrutement à l INL - 1 post-doc expérimenté (29 mois) - 1post-doc débutant 3 mois (fin de travaux de thèse) Publications : 4 conférences-invités, 7 articles, 9 conférences Scientifique Outils d analyse (plateforme de simulation, modèles, banc de caractérisation ): en place. Briques technologiques maitrisées.. Faisabilité technologique d une co-intégration de SET dans le back-end d une technologie CMOS démontrée. Nécessité - de mieux contrôler les jonctions tunnel - de diminuer la taille Dépôt ALD pour - créer les jonctions - réduire la taille de la tranchée Contrôler la variabilité : ebeam writer industriel (projet SEAMOS proposé en P2N 2012 non retenu, en préparation pour resoumission) 13

14 Bilan à T0+ 33 et poursuite (2/2) Composants mono-électroniques métalliques une voie prometteuse Ultra faible consommation (réseaux de capteurs, fonction réveil ) dans le back-end du CMOS (compatibilité technologique, 3D ) pour faire des transistors mais aussi Cellules reconfigurables, mémoire intégrée (projet blanc 2012 SEDICA non retenu), Capteur (ex. gaz projet FP7 call 8 STREP 3-SICSproposé fin 2012 non retenu, en préparation pour resoumission) Pour aborder d autres paradigmes: QCA -Automate Cellulaire Quantique (G3N ACQUIS), circuit neuro-inspiré (G3N) 14

15 Remerciements D. Drouin 2, A. Souifi 2, A. Beaumont 1, S. Ecoffey 2, M. A. Bounouar 2,1, N. Jouvet 1,2, M. Guilmain 2, B. Lee Sang 2, C. Nauenheim 2,3, K. El Hajjam 1,2, A. Ruediger 3, D. Griveau 2, G. Droulers 2, R. Parekh 2, J.F. Morissette 2, J. Beauvais 2, W. Xuan 1, A. Lecestre 2, N. Baboux 1, D. Albertini 1, C. Chevalier 1, S. Monfray 4, D. Danovith 5 1- Institut des Nanotechnologies de Lyon - UMR 5270, INSA de Lyon, France 2- Université de Sherbrooke - 3IT / Laboratoire Nanotechnologies & Nanosystèmes- UMI 3463, Canada 3- INRS Energie, Matériaux et Télécommunications, Varennes, Canada 4- STMicroelectronics, Crolles, France 5- IBM Bromont, Canada 15