ECOLE POLYTECHNIQUE. Majeure Micro-Nano-Optoélectronique. Phy 568 : Circuits électroniques. Cours 1 : du silicium aux portes CMOS de base

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1 ECOLE POLYTECHNIQUE Département de Physique Majeure Micro-Nano-Optoélectronique Phy 568 : Circuits électroniques Cours 1 : du silicium aux portes CMOS de base G. Fontaine janvier 2006

2 Plan du Chapitre : «du silicium aux portes CMOS de base» Introduction aux systèmes numériques Du matériau au transistor MOS Algèbre de Boole Circuits statiques et réseaux de conduction Portes de base Sorties 3 états Phénomènes physiques Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 2

3 Introduction aux systèmes numériques Logique binaire de niveaux de tension Seuils, marges Le rôle du temps Logique combinatoire, synchrone, asynchrone Le langage des chronogrammes Contraintes physiques Règles de charge, puissance dissipée Couches conceptuelles Modularité : Fast-Food ou Haute Couture? Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 3

4 Niveaux logiques Transmission d une information binaire Courbe de transfert statique en tension Définition des niveaux valides en entrée et en sortie Immunité au bruit Zones coloriées interdites Nécessité d un gain non linéaire ==> Restauration des niveaux logiques Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 4

5 Le rôle du Temps Temps idéal et Monde réel Temps discret : Systèmes Synchrones Temps continu : Systèmes Asynchrones Circuits Combinatoires Circuits Séquentiels Circuits Synchrone Circuits Asynchrones Caractérisation d un signal réel : Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 5

6 Le langage des chronogrammes (a) Représentation simplifiée de l'évolution d'un signal électronique v 1 0 t Valeurs non précisées v transition 1 0 valeur définie nouvelle valeur définie t transition Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 6

7 Le langage des chronogrammes (b) Valeurs non définies v 1 0 valeur définie nouvelle valeur définie t valeur non définie Relations de causalité t relation de causalité t Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 7

8 Le langage des chronogrammes (c) Contraintes temporelles 0.1ns 0.07 ns t Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 8

9 Couches conceptuelles Assemblage de fonctions standard Réseau optimisé à la demande Architecture des Systèmes Assemblage de fonctions Assemblage d interrupteurs Couche Electronique Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 9

10 Du matériau au transistor MOS Matériaux semiconducteurs Conductivité, dopage, mobilité des porteurs Transistor N-MOS De la structure MOS au transistor Caractéristiques du transistor N-MOS Transistor P-MOS Circuits C-MOS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 10

11 Semi-Conducteurs Conductivité / Résistivité Pur SILICON Dopé Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 11

12 Semi-Conducteurs Monocristal de Silicium densité d atomes : Si intrinsèque : la densité de porteurs N D 1, cm 3 N A cm 3 Dopage Aux Pentavalents (P, As) > Type n = conduction par électrons Aux Trivalents (B) > Type p = conduction par trous Si dopé : N D à cm 3 Conductivité et Mobilité conductivité = σ = 1 ρ = N D e µ La mobilité µ des trous est inférieure à celle des électrons Mobilité Mobilité : µ (cm2.v-1.s-1) Si pur Si fortement dopé Electrons libres Trous Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 12

13 Du Matériau au Transistor Effet de Champ Transistor NMOS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 13

14 Fonctionnement du transistor NMOS Zone de déplétion pour V GS positif faible (V GS < V T ) Canal d inversion pour VGS positif fort (V GS > V T ) Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 14

15 NMOS à V GS positif fort et V DS non nul V DS > 0 V GS > V T le courant d électrons va de la Source au Drain le canal conducteur est formé Mode «résistif» (V GD > V T <==> V DS < V GS -V T ) Mode saturé (V GD V T <==> V DS V GS -V T ) Pincement du canal L est très petit Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 15

16 Caractéristiques Courant-Tension du NMOS 1) V GS < V T Transistor Bloqué : I D = 0 2) V GS > V T et V GD > V T <==> V DS < V GS -V T Mode «résistif» I D = µ n C ox W L 3) V GS > V T et V GD < V T <==> V DS > V GS -V T Mode saturé I D = 1 2 µ n C ox W L => Frontière Résistif - Saturé : ( V GS V T )V DS V 2 DS ( V GS V T ) 2 Paramètres de Transconductance k n = µ n C ox k n = µ n C ox W L V GD = V T <==> I D = 1 2 µ n C W ox L V 2 DS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 16

17 Valeurs typiques des paramètres Mobilité µ n 580 cm 2 /Vs µ p 230 cm 2 /Vs Oxyde Épaisseur t ox = 0,02 à 0,1 µm Permittivité ε ox = 3,97 ε 0 = 3, F/cm Capacité C ox = ε ox / t ox = 1,75 ff/µm 2 pour t ox =0,02 µm = 0,35 ff/µm 2 pour t ox =0,1 µm Transconductance k n = µ n C ox 100 µa/v 2 pour t ox =0,02 µm 20 µa/v 2 pour t ox =0,1 µm Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 17

18 Graphe Courant-Tension du NMOS Mode «résistif» Mode saturé Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 18

19 Fonctionnement du transistor PMOS Similaire au NMOS, mais avec : V DS < 0 V T < 0 le courant de trous va de la Source au Drain la tension de seuil V T est négative, => V GS est usuellement négatif 1) V GS > V T Transistor Bloqué : I D = 0 2) V GS < V T et V GD < V T <==> V DS > V GS -V T Mode «résistif» I D = µ p C ox W L ( V GS V T )V DS V 2 DS 3) V GS < V T et V GD > V T <==> V DS < V GS -V T Mode saturé I D = 1 2 µ p C ox W L ( V GS V T ) 2 => Frontière Résistif - Saturé : V GD = V T I D = 1 2 µ p C W ox L V 2 DS Paramètres de Transconductance k p = µ p C ox k p = µ p C ox W L Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 19

20 Récapitulation des NMOS et PMOS PMOS NMOS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 20

21 Circuits CMOS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 21

22 Eléments de base Transistors MOS N et P Les transistors P sont dans des caissons Nous considérerons des transistors comme des contacts (résistifs) Les transistors P sont moins conducteurs que les N (nous les dessinerons deux fois plus large) Les transistors N sont dessinés à la taille minimum (sauf si la charge de la porte est importante) Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 22

23 De l Algèbre de Boole aux Portes de base Rappels d algèbre de Boole Bases, Formes canoniques, Théorème de De Morgan Circuits statiques de base réseaux de conduction «verticaux» Inverseur, NAND, NOR, Circuits 3 états Phénomènes physiques Vitesse et Facteur d Echelle Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 23

24 Algèbre de Boole Variables X {0, 1} 3 fonctions de base : NON ET OU X Associativité, Commutativité, Distributivité Formes Canoniques Somme de produits Produits de sommes a a X = X X Y X X = X X X = 0 X + Y X +1= 1 X + X = X X + X = 1 X i Y j X i + Y j Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 24

25 Algèbre de Boole (suite) Théorème de De Morgan X Y = X + Y X + Y = X Y X X F F ET OU Dualité X Autres fonctions (16 fonctions de B 2 B) 1 1 NAND NOR XOR X Y X + Y X Y Bases Combinatoires Attention à l associativité! Y Y 1 0 X NAND NOR NON, ET, OU NAND NOR MUX mux(c, b, a) = cb + c a Y X XOR Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 25

26 Circuits statiques Les sorties sont élaborées en permanence Principe de base VDD Entrées PUN Réseau de PMOS => fonction de conduction C P fonction structurelle Z P Sortie => S = C P = -C N PDN Réseau de NMOS => fonction de conduction C N fonction structurelle Z N VSS S (entrées) = C P (entrées) = - C N (entrées) S (entrées) = Z P (-entrées) = - Z N (entrées) Dualité : Z P = Z N * <==> Z P (entrées) = - Z N (-entrées) on passe de Z P àz N en échangeant ET et OU Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 26

27 Fonction de conduction et fonction structurelle Exemple : Interrupteurs b a c C(a,b,c) = a (b + c) b NMOS a c C(a,b,c) = a (b + c) fait bien ressortir la fonctionnalité PMOS a b C(a,b,c) = -a (-b + -c) = -( a + b c) c ne montre pas bien la fonctionnalité Fonction structurelle Z : NMOS Z N (a,b,c) = C N (a,b,c) = a (b + c) C N (a,b,c) = Z N (a,b,c) PMOS Z P (a,b,c) = C P (-a,-b,-c) = a (b + c) C P (a,b,c) = Z P (-a,-b,-c) Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 27

28 Réseaux de conduction La dualité fonctionnelle entraîne une dualité série <=> parallèle des réseaux ex: porte non et-ou VDD E1 E2 E3 PUN : C P = (-E3) + ((-E1) (-E2)) Z P = E3 + E1 E2 S = - (E3 (E1 + E2)) E1 E3 E2 VSS PDN : Z N = E3 (E1+E2) C N = E3 (E1+E2) Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 28

29 Inverseur Le plus simple des circuits statiques a a Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 29

30 Porte NAND Porte statique de base VDD E E1 E2 E S = - (E1.E2) E1 E2 VSS Il est préférable de mettre des TrN en série plutôt que des TrP (moins conducteurs) Dessin F.A. Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 30

31 Porte NOR Structure duale du NAND VDD E 1 E1 E E2 S = - (E1+E2) E1 E2 VSS Inconvénient des PMOS en série Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 31

32 Sorties 3 états 2 états logiques binaires + 1 état isolé Porte 3 états VDD -C -E S - E S <= E when C C VSS C Symbole Dessin F.A. Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 32

33 Portes dissymétriques Pour diminuer le nombre de Tr P (exemple: génération simultanée de f et -f) V DD V DD -f f f PDN -f PDN V SS V SS Dessin F.A. Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 33

34 Aspect électrique : phénomènes dynamiques Les entrées d'une porte sont des capacités Charge de la porte précédente capa grille porte capa sortie porte précédente capa des liaisons Les sorties sont des liaisons résistives à l'alimentation ou à la masse. Vitesse de la porte τ = R on C La porte ne consomme que si elle commute (la consommation croît avec la fréquence) Tr p Tr n R on R on sortie 2 P = f C V DD C Entrée porte suivante Dessin F.A. Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 34

35 Aspect électrique (suite) : règles de conception Les portes complexes sont lentes (nombreux Tr en série) Il est préférable de disposer des Tr N en série plutôt que des P La résistance d'une série de n Tr est égale à n fois celle d'un Tr ==> Dimensionner les transistors en série avec un W/L augmenté pour réduire R on individuel et garder le R on équivalent constant Influence du «Fan-In» et du «Fan-Out» sur le retard Dans une série de Tr, le signal le plus critique est de préférence disposé près de la sortie. S signal le plus critique VSS Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 35

36 Facteur d échelle (Scaling) Que se passe-t-il si on divise les dimensions par «s»? Scaling complet (à Champ constant) Tensions : x 1/s Puissance : x 1/s 2 Densité de puissance / cm 2 : constante Scaling à Tension constante Puissance : x s Problèmes des faibles Tensions Densité de puissance : x s3 Problèmes Thermiques Année Technologie : 2 λ = L (µm) 2,5 1,7 1,2 1,0 0,8 0,7 0,5 0,35 0,25 0,18 0,12 V DD (Volts) 5,0 3,3 3,3 2,5 1,9 1,5 V T (Volts) 0,7 0,6 0,5 0,5 0,4 0,3 Epaisseur oxyde (A) Fréquence limite (MHz) Majeure MNO, Ecole Polytechnique, G. Fontaine, janvier 2006 GF - du silicium aux portes CMOS de base - 36