Avancées technologiques en matière de mémoire : présentation des technologies de la mémoire système

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1 Avancées technologiques en matière de mémoire : présentation des technologies de la mémoire système dossier technologique, 8 e edition Résumé... 2 Introduction... 2 Fonctionnement de base de la DRAM... 2 Densité de stockage et consommation de la DRAM... 4 Temps d accès à la mémoire... 5 Synchronisation du bus système... 5 Vitesse du bus mémoire... 6 Accès en mode rafale... 6 La technologie SDRAM... 7 Entrelacement de bancs... 7 Bande passante accrue... 7 Modules de mémoire SDRAM avec registre... 8 Configuration des barrettes DIMM... 8 Barrettes DIMM à simple et double face... 8 Barrettes DIMM à simple banc, double bancs et quatre bancs... 8 Technologies de détection/correction d'erreurs DIMM La probabilité croissante des erreurs de mémoire Principes de base de la mémoire ECC Mémoire Advanced ECC Les technologies de protection de la mémoire Mode Online Spare Memory (mémoire de secours en ligne) Mode Mirrored Memory (mémoire en miroir) Mode Lockstep Memory (mémoire synchrone) Résumé des modes de protection de la mémoire Technologies de mémoire avancées Technologies SDRAM à double débit de données DDR DDR DDR Convention de dénomination des modules et bandes passantes maximum Barrettes FB-DIMM La DRAM Rambus Importance de l'utilisation de modules de mémoire certifiés HP dans les serveurs ProLiant Conclusion Pour plus d informations Manifestez-vous... 24

2 Résumé La différence croissante qui existe entre les performances des processeurs et celles de la mémoire, alliée au développement des applications professionnelles gourmandes en mémoire, fait ressentir le besoin de disposer de technologies de mémoire plus efficaces pour les serveurs et les stations de travail. Par conséquent, plusieurs technologies de mémoire rivalisent constamment sur le marché. HP évalue les méthodes en cours de développement en termes de prix, de performances et de rétrocompatibilité, Puis, équipe aussi les serveurs ProLiant des technologies les plus prometteuses. Cet article résume l'évolution de la technologie de la mémoire et fournit une présentation de certaines des avancées les plus récentes étudiées par HP pour les serveurs ainsi que pour les stations de travail. Le but de cette démarche est de clarifier les idées parfois confuses régnant sur les performances et les avantages des technologies de mémoire vive dynamique (dynamic random access memory, DRAM) sur le marché. Introduction Les processeurs utilisent la mémoire système pour héberger temporairement le système d exploitation, les applications et les données qu ils utilisent et manipulent. Ainsi, les performances des applications et la fiabilité des données sont étroitement liées à la vitesse et à la bande passante de la mémoire système. Au fil des années, ces facteurs ont conduit à l évolution de la mémoire système, qui est passée des technologies de DRAM asynchrone, comme dans le cas des mémoires FPM (Fast Page Mode) et EDO (Extended Data Out), aux technologies de DRAM synchrones (SDRAM) haut débit. Cependant, en termes de puissance, la bande passante de la mémoire système n a pas évolué aussi rapidement que les processeurs. Ce phénomène a créé une «fracture de la performance». Si les performances du processeur et de la mémoire continuent à évoluer aux rythmes actuels, ce fossé ne cessera de se creuser. Ce décalage, due à l inactivité du processeur lors l attente de données en provenance de la mémoire système, est un élément à prendre en considération. Il empêche de nombreuses applications d utiliser efficacement l intégralité de la puissance de calcul des processeurs modernes. Afin de réduire ce fossé, le secteur cherche activement à développer de nouvelles technologies de mémoire. HP collabore avec les fournisseurs de mémoire et les développeurs de puces de l organisme américain de normalisation de produits électroniques JEDEC (Joint Electron Device Engineering Council) sur la mise au point des technologies de mémoire afin de s assurer que les nouveaux produits en la matière répondent aux besoins des consommateurs en termes de fiabilité, de coût et de rétrocompatibilité. Cet article décrit les différences de prix, de performances et de compatibilité des technologies DRAM. Certaines descriptions qu il contient sont très techniques : pour les lecteurs non initiés aux technologies de la mémoire, ce document commence par une description du fonctionnement de base de la mémoire DRAM et de la terminologie correspondante. Fonctionnement de base de la DRAM Avant qu un ordinateur ne puisse effectuer une tâche utile, il copie les applications et les données depuis le disque dur vers la mémoire système. Il utilise deux types de mémoire système : la mémoire cache et la mémoire principale. Le cache est une mémoire RAM statique à accès très rapide (SRAM), généralement intégrée au processeur. La mémoire principale, quant à elle, est constituée de puces DRAM sur modules de mémoire à double rangée de connexions (barrettes DIMM), qui peuvent être disposées de différentes façons selon le système. 2

3 Chaque puce DRAM contient des millions d emplacements de mémoire (ou cellules), disposés dans une matrice de rangées et de colonnes (figure 1). Les circuits périphériques de la barrette DIMM lisent, amplifient et transfèrent les données des cellules au bus mémoire. Chaque rangée de DRAM, appelée page, est constituée de plusieurs cellules de DRAM. Chaque cellule DRAM d une page contient un condensateur capable de stocker une charge électrique pendant une très courte période. Une cellule chargée représente le bit de données «1», tandis qu une cellule non chargée correspond au bit de données «0». Pour que les condensateurs ne se déchargent pas, ils doivent être rafraîchis plusieurs milliers de fois par seconde afin de garantir l intégrité des données. Les mécanismes de rafraîchissement sont décrits ultérieurement dans cette section. Figure 1. Représentation d'une puce DRAM sur une barrette DIMM REMARQUE : certaines unités centrales sont conçues de façon à intégrer la fonction de contrôleur mémoire au module du processeur. Le sous-système de mémoire fonctionne à la vitesse du bus mémoire. En général, pour accéder à une cellule DRAM, le contrôleur mémoire envoie des signaux d adresses électroniques, indiquant l adresse de la rangée et de la colonne de la cellule cible, à la puce DRAM, par l intermédiaire du bus mémoire. Ce dernier est constitué de deux sous-bus : le bus d adresse/de commande et le bus de données. Le bus de données est un ensemble de lignes (traces) qui transmettent les données depuis et vers la DRAM. Chaque trace transporte un bit de données à la fois. Le débit (bande passante) du bus de données dépend de sa taille (en bits) et de sa fréquence. La taille des données d un bus mémoire est en général de 64 bits, ce qui signifie que ce bus contient 64 lignes. Chacune d entre elles transportent un bit à la fois. Chaque unité de 64 bits de données est appelée mot de donnée. La portion d adresse du bus d adresse/de commande est un ensemble de lignes qui transportent les signaux indiquant l emplacement des données dans la mémoire. La portion de commande du bus d adresse/de commande contient des instructions telles que «lire», «écrire» ou «rafraîchir». 3

4 Lorsque la mémoire FPM ou EDO inscrit des données dans une cellule, le contrôleur mémoire sélectionne l emplacement d'écriture des données. Le contrôleur mémoire sélectionne tout d abord la page en échantillonnant l adresse de la rangée sur le bus d adresse/de commande. Il choisit ensuite l emplacement exact en échantillonnant l adresse de la colonne sur le bus (voir figure 2). Ces opérations sont appelées signal de commande d'adressage ligne (RAS) et signal de commande d adressage colonne (CAS). Le signal «écriture permise» (WE) est activé en même temps que le signal CAS pour indiquer qu une opération d écriture est sur le point d'être effectuée. Le contrôleur mémoire transmet alors les données vers le bus mémoire. Les périphériques de la DRAM capturent (verrouillent) les données et les stockent dans leurs cellules respectives. Figure 2. Représentation d'une opération d écriture pour une RAM FPM ou EDO Lors d une opération de lecture de DRAM, les signaux RAS, puis CAS, sont envoyés vers le bus mémoire. Le signal WE est inactif, ce qui indique une opération de lecture. Après un délai appelé latence CAS, les périphériques de la DRAM acheminent les données vers le bus mémoire. Il est impossible d accéder à la DRAM lors d un rafraîchissement. Si le processeur lance une requête de données lors d un rafraîchissement de DRAM, les données ne seront pas disponibles avant la fin du processus de rafraîchissement. Il existe plusieurs mécanismes de rafraîchissement de la DRAM : le rafraîchissement du signal RAS seul, le rafraîchissement CAS avant RAS (CBR) et le rafraîchissement caché. La méthode CBR, qui implique l activation du CAS avant le RAS, est le plus souvent utilisé. Densité de stockage et consommation de la DRAM La capacité (densité) de stockage de la DRAM est inversement proportionnelle au volume des cellules. Autrement dit, la densité de stockage augmente à mesure que la taille des cellules diminue. Depuis quelques années, les progrès effectués en matière de densité de stockage de la DRAM ont permis de passer d'une capacité de moins de 1 kilobit (Kb) à 2 gigabits (Gb) par puce. On s attend même, dans un futur proche, à voir cette capacité atteindre 4 Gb par puce. La tension de fonctionnement standard pour les composants d'une mémoire informatique était à l origine de 5 volts. Or, la taille des cellules ayant diminué, les circuits de mémoire sont devenus plus petits et plus sensibles. De plus, la tension de fonctionnement standard s'est vue réduite. Aujourd hui, les composants des mémoires informatiques fonctionnent à une tension de 1,8 volt, ce qui leur permet de s exécuter plus vite, tout en consommant moins d électricité. 4

5 Temps d accès à la mémoire La distance effectuée par la DRAM à produire les données, depuis le signal CAS jusqu à la disponibilité des données sur le bus de données, est appelée temps d accès à la mémoire ou latence CAS. Pour la DRAM asynchrone, le temps d accès à la mémoire est mesuré en milliardièmes de seconde (nanosecondes, ns). Pour la DRAM synchrone, ce temps d accès est défini par le nombre d horloges de bus mémoire. Synchronisation du bus système Une horloge de bus système contrôle tous les composants informatiques exécutant des instructions ou transférant des données. En général, le jeu de puces du système contrôle la vitesse, ou la fréquence, de l horloge du bus système. Il régule donc aussi le trafic entre le processeur, la mémoire principale, le bus PCI et les autres bus périphériques. L horloge de bus est un signal électronique alternant entre deux tensions (ci-après désignées «0» et «1» sur la figure 3) à une fréquence donnée. La fréquence de bus est mesurée en millions de cycles par seconde, soit en mégahertz (MHz). Au cours de chaque cycle d horloge, le signal de tension passe de «0» à «1», puis revient à «0». Un cycle d horloge complet se mesure entre un flanc ascendant et le flanc ascendant suivant. Le transfert des données le long du bus mémoire peut être déclenché sur le flanc ascendant ou descendant du signal d horloge. Figure 3. Représentation d'un signal d'horloge de bus Au fil du temps, certains composants informatiques ont davantage gagné en vitesse que d autres. Par conséquent, les composants d un serveur classique sont contrôlés par différentes horloges, fonctionnant à des vitesses distinctes mais corrélées. Ces horloges sont créées au moyen de plusieurs circuits multiplicateurs et diviseurs, utilisés pour générer divers signaux à partir de l horloge du bus système principal. Par exemple, si le bus système principal est cadencé à 100 MHz, un circuit diviseur peut générer une fréquence de bus PCI de 33 MHz (horloge système 3) et un circuit multiplicateur, une fréquence de processeur de 400 MHz (horloge système x 4). Les composants informatiques qui fonctionnent selon des multiples entiers de l horloge système sont dits synchrones parce qu ils sont «synchronisées» avec l horloge système. Les composants synchrones fonctionnent plus efficacement que les composants non synchronisés (asynchrones) avec l horloge du bus système. Avec les composants asynchrones, le reste du système ou le composant lui-même doivent attendre le temps d'un ou de plusieurs cycles d horloge supplémentaires les données ou instructions, en raison de la resynchronisation de l horloge. Au contraire, les composants synchronisés savent pendant quel cycle d horloge les données seront disponibles, ce qui évite tout délai d'attente. 5

6 Vitesse du bus mémoire La vitesse de la DRAM se distingue de la véritable vitesse (ou fréquence) du sous-système de mémoire globale. Le sous-système de mémoire fonctionne à la vitesse du bus mémoire, qui peut être une fréquence (en MHz) différente de celle de l horloge du bus système principal. Les deux principaux facteurs influant sur la vitesse du sous-système de mémoire sont la synchronisation de la mémoire et la vitesse maximum de la DRAM. Le BIOS du serveur définit la vitesse du système de mémoire en fonction de la fréquence commune la plus rapide des barrettes DIMM chargées. Accès en mode rafale A l origine, il fallait à la DRAM environ six cycles d horloge de bus système pour chaque accès à la mémoire. Au cours de ce processus, les signaux RAS et CAS, puis 64 bits de données étaient transférés par l intermédiaire du bus mémoire. L accès à l adresse séquentielle suivante impliquait la répétition de la séquence RAS/CAS/données. Par conséquent la plupart du temps, le système était utilisé lors du transfert des adresses de rangées et de colonnes, et non pour les données. Les mémoires FPM et EDO ont amélioré cela en récupérant automatiquement les données depuis les emplacements de mémoire séquentielle, en supposant que ces éléments seraient également requis. Ce processus, appelé accès en mode rafale, permet d accéder à quatre sections de mémoire 64 bits consécutives, l une après l autre, en partant de l adresse de la première section. Ainsi, au lieu de six cycles, un à trois cycles d horloge peuvent suffire pour accéder à chacune des trois dernières sections de 64 bits (voir la figure 4). Le temps d accès en mode rafale est généralement indiqué au format «x-y-y-y», où «x» représente le nombre de cycles d horloge nécessaire pour lire/écrire les 64 premiers bits et «y» le nombre de cycles d horloge requis pour les secondes, troisième et quatrième lectures/écritures. Par exemple, avant l accès en mode rafale, il fallait à la DRAM jusqu à 24 cycles d horloge ( ) pour accéder à quatre sections de mémoire 64 bits. Désormais, ce nouveau mode permet d accéder à trois sections de données supplémentaires avec chaque cycle d horloge après le premier accès ( ) ; et ceci avant que le contrôleur mémoire ne doive envoyer un autre signal CAS. Figure 4. Accès en mode rafale Horloge Commande Adresse Données REMARQUE : NOP = instruction de non fonctionnement 6

7 La technologie SDRAM Les mémoires DRAM FPM et EDO sont contrôlées de manière asynchrone, c'est-à-dire sans horloge de bus mémoire. Le contrôleur mémoire détermine, selon une synchronisation parfaite, à quel instant il convient de requérir les signaux et quand s'attendre à recevoir les données. L inefficacité du transfert des données entre un bus système synchrone et un bus mémoire asynchrone entraîne une période de latence plus longue. Par conséquent, le JEDEC, l organisme de standardisation du secteur électronique pour les appareils et modules de mémoire, a développé la norme DRAM synchrone afin de réduire le nombre de cycles d horloge système requis pour lire ou écrire des données. La SDRAM a recours à une horloge de bus mémoire pour synchroniser les signaux d entrée et de sortie sur la puce de mémoire. Ce procédé simplifie le fonctionnement du contrôleur mémoire et réduit la durée de latence entre l unité centrale et la mémoire. Outre le fonctionnement synchrone et l accès en mode rafale, la SDRAM possède d autres fonctionnalités qui accélèrent la récupération des données et augmentent la capacité de la mémoire : plusieurs blocs de mémoire, bande passante supérieure et puces logiques de registre. La figure 5 représente des barrettes DIMM de SDRAM avec deux encoches principales permettant de prévenir toute installation incorrecte et indiquant le type du module de DRAM. Figure 5. Barrettes DIMM de SDRAM avec deux encoches Entrelacement de bancs La SDRAM divise la mémoire en deux et jusqu'à quatre blocs pour un accès simultané à davantage de données. Ce phénomène est appelé entrelacement. Pour comprendre le double entrelacement, imaginez, à titre de comparaison, que vous divisez chaque page d un cahier en deux parties et que vous demandez à deux assistants de récupérer chacun un morceau de la page. Même si chaque assistant doit faire une pause (être rafraîchi), les pauses sont échelonnées de sorte qu à tout moment, au moins un assistant est en train de travailler. Les données sont donc recueillies bien plus rapidement que si on avait chargé un seul assistant de récupérer la même quantité de données à partir d une page entière, en particulier parce qu aucune donnée n est traitée lorsque l assistant fait une pause. Autrement dit, lorsqu on accède à un banc de mémoire, l autre bloc demeure également accessible. Cela permet au processeur d accéder à la mémoire alors que le processus d accès précédent n est pas encore terminé, ce qui génère un flux de données continu. Bande passante accrue La capacité de la bande passante du bus mémoire augmente avec sa largeur (en bits) et sa fréquence (en MHz). En transférant 8 octets (64 bits) à la fois et s exécutant à 100 MHz, la SDRAM fait passer la bande passante de la mémoire à 800 Mo/s, soit 50 % de plus que les DRAM EDO (533 Mo/s à 66 MHz). 7

8 Modules de mémoire SDRAM avec registre Pour accroître la capacité du sous-système de mémoire, certaines barrettes DIMM sont équipées de puces logiques de registre (registres) qui agissent comme un tampon transitoire pour les signaux d adresse et de commande (figure 6). Les registres évitent au contrôleur mémoire de devoir parcourir la totalité des puces de DRAM disposées sur chaque module. Ainsi, le contrôleur mémoire s'occupe uniquement du chargement des registres sur chaque module. Le registre de chaque barrette DIMM redirige les signaux d adresse et de commande vers la puce DRAM appropriée. Dans le même temps, une puce en boucle à verrouillage de phases sur la barrette DIMM avec registre, génère un second signal d horloge qui, synchronisé avec l horloge du bus système, évite au signal d horloge du bus système de devoir parcourir toutes les puces de DRAM. Cette configuration permet également d ajouter davantage de modules au bus mémoire, et ceci dans le but d accroître la capacité de la mémoire. Figure 6. Barrettes DIMM avec registre REMARQUE : certaines unités centrales sont conçues de façon à intégrer la fonction de contrôleur mémoire au module du processeur. Configuration des barrettes DIMM Barrettes DIMM à simple et double face Chaque puce DRAM sur une barrette DIMM fournit 4 ou 8 bits d un mot de donnée de 64 bits. Les puces offrant 4 bits sont dites x4 (fois 4) et celles de 8 bits, x8 (fois 8). Il faut huit puces x8 ou seize puces x4 pour former un mot de 64 bits, c est pourquoi au moins huit puces sont situées sur l une ou les deux faces d une barrette DIMM. Cependant, une barrette DIMM standard dispose de suffisamment d'espace pour contenir une neuvième puce sur chaque face. Cette neuvième puce sert à stocker 4 ou 8 bits de code de correction d erreurs (ECC). Une barrette DIMM ECC est dite «à simple face» lorsqu elle dispose de ces neuf puces DRAM sur une face, et «à double face» si elle présente neuf puces DRAM sur chaque face (figure 7). Une barrette DIMM ECC x8 à simple face et une barrette DIMM ECC x4 à double face créent chacune un seul bloc de 72 bits (64 bits plus 8 bits ECC). Dans les deux cas, un seul signal de sélection de circuit en provenance du contrôleur mémoire active toutes les puces de la barrette DIMM. En revanche, une barrette DIMM x8 à double face (illustration ci-dessous) nécessite deux signaux de sélection de circuit pour accéder aux deux blocs de 72 bits sur les deux séries de puces DRAM. Barrettes DIMM à simple banc, double bancs et quatre bancs Outre leurs configurations à simple et double faces, les barrettes DIMM sont définies selon leur banc. Un banc de mémoire correspond à un bloc de 64 bits (72 bits pour la mémoire ECC), créé lorsque l on utilise certaines ou la totalité des puces DRAM d une barrette DIMM. 8

9 Une barrette DIMM ECC (x4 ou x8) à simple banc utilise toutes ses puces DRAM pour créer un seul bloc de 72 bits, tandis que toutes les puces sont activées par un signal de sélection de circuit (CS) en provenance du contrôleur mémoire (voir les deux illustrations supérieures de la figure 7). Une barrette DIMM ECC à double blancs produit deux blocs de 72 bits à partir de deux séries de puces DRAM sur la barrette DIMM ce qui implique deux signaux de sélection de circuit. Ces signaux sont échelonnés, de sorte que les deux séries de puces DRAM ne sollicitent pas le bus mémoire au même moment. Les barrettes DIMM à quatre bancs avec ECC produisent quatre blocs de 72 bits à partir de quatre séries de puces DRAM de la DIMM, ce qui nécessite quatre signaux d élection de circuit. Comme pour les barrettes DIMM à double bancs, le contrôleur mémoire échelonne les signaux de sélection de circuit pour empêcher les quatre séries de puces DRAM de solliciter en même temps le bus mémoire. Figure 7. Barrettes DIMM de SDRAM DDR à simple et double faces, avec les bancs correspondants Simple face, simple banc ide 1(only), 8b DRAM x9 CS 72 bits Double face, simple banc Face 1, DRAM x9 4 bits Face 2, DRAM x9 4 bits CS 72 bits Double face, double banc Double face, quatre bancs Face 1, DRAM x9 8 bits* Face 1, DRAM x18 8 bits* CS 72 bits (2) CS 72 bits (4) Face 2, DRAM x9 8 bits* Face 2, DRAM x18 8 bits* * La configuration réelle de la DRAM peut varier en fonction de sa densité et de son installation. Les bancs de mémoire ne sont pas une nouveauté, cependant leur rôle a revêtu une importance croissante avec l avènement des nouvelles technologies de puce et de mémoire et, l augmentation des capacités de mémoire des serveurs. Les barrettes DIMM à double bancs améliorent la densité de la mémoire en faisant tenir les composants de deux barrettes DIMM à simple banc en l'espace d un seul module. Le jeu de puces considère chaque banc comme une charge électrique sur le bus mémoire. A des vitesses de bus inférieures, le nombre de charges ne nuit pas à l intégrité du signal de bus. Cependant, pour les technologies de mémoire plus rapides telles que DDR2-667, il existe un nombre maximum de bancs pouvant être parcourus par le jeu de puces. Par exemple, si un bus mémoire sur un serveur dispose de quatre emplacements DIMM, le jeu de puces ne pourra peut-être prendre en charge que deux barrettes DIMM à double bancs ou quatre barrettes DIMM à simple banc. Si deux barrettes DIMM à double bancs sont installées, les deux derniers emplacements doivent être vides. Pour compenser la réduction du nombre d emplacements DIMM sur un bus à des vitesses supérieures, les jeux de puces modernes ont recours à plusieurs bus mémoire. 9

10 Si le nombre total de bancs dans les emplacements occupés de la barrette DIMM dépasse le nombre maximum de charges qu un jeu de puces peut prendre en charge, le serveur risque de ne pas démarrer correctement ou de présenter des défaillances en fonctionnement. Certains systèmes vérifient la configuration de la mémoire au démarrage afin de détecter tout chargement de bus mémoire invalide. En cas de configuration incorrecte, le système arrête le processus de démarrage afin d éviter toute erreur de fonctionnement. Afin de prévenir de tels problèmes de mémoire, HP recommande à ses clients d'utiliser uniquement des barrettes DIMM certifiées HP, disponibles dans les options de mémoire de chaque serveur ProLiant (voir la section «Importance de l'utilisation de modules de mémoire certifiés HP dans les serveurs ProLiant»). Une autre différence notable entre les barrettes DIMM à simple banc et à double bancs réside dans leur coût. En général, le prix de la mémoire augmente avec la densité de la DRAM. Ainsi, une puce DRAM avancée haute densité vaut habituellement plus du double du coût d'une puce DRAM traditionnelle. Les barrettes DIMM haute capacité à simple banc étant fabriquées à partir de puces DRAM de densité supérieure, elles sont généralement plus onéreuses que les barrettes DIMM à double bancs possédant une capacité similaire. Technologies de détection/correction d'erreurs DIMM Les modules de mémoire utilisés dans les serveurs sont par nature sujets aux erreurs de mémoire. Comme il a été dit précédemment, chaque puce DRAM stocke les données sous forme de colonnes et de rangées de condensateurs (les cellules de mémoire), qui doivent être continuellement rechargés (rafraîchis) afin de préserver ces données. La tension de fonctionnement du périphérique de mémoire détermine le niveau de la charge électrique. Cependant, si la charge d'un condensateur est affectée par un événement extérieur, les données peuvent devenir incorrectes. De telles erreurs de mémoire peuvent entraîner la fermeture brutale des applications et du système d'exploitation, ainsi que la perte définitive de données professionnelles. Les erreurs de mémoire sont classées en fonction du nombre de bits concernés (un seul bit ou plusieurs bits) et de la cause de l'erreur. Un bus de données de 64 bits transmet 64 bits à la fois. Ces 64 bits constituent un mot de donnée ECC. Une erreur affectant un bit d'un mot de donnée est une erreur portant sur un seul bit. Une erreur affectant plus d'un bit d'un mot de donnée est une erreur portant sur plusieurs bits. Selon son origine, une erreur de mémoire peut être dite soit physique, soit logique. Une erreur physique est due à une pièce matérielle cassée ou défectueuse, de sorte que le périphérique rapporte constamment des résultats incorrects. Par exemple, une cellule de mémoire peut être bloquée, indiquant en permanence «0» bit, alors que «1» bit y est inscrit. Les erreurs physiques peuvent être causées par des défauts de DRAM, de mauvaises soudures, des problèmes de connecteur et tout autre problème matériel. Les erreurs logiques sont plus répandues. Elles peuvent survenir lorsqu'une perturbation électrique à proximité d'une cellule de mémoire altère la charge du condensateur. Une erreur logique n'indique pas un problème au niveau d'un périphérique de mémoire, car une fois les données stockées corrigées (par exemple, au moyen d'une écriture dans une cellule de mémoire), la même erreur ne se reproduit plus. La probabilité croissante des erreurs de mémoire Deux phénomènes ont tendance à favoriser les erreurs de mémoire dans les serveurs : l'augmentation de la capacité de la mémoire et l'accroissement de la densité de stockage. Les fournisseurs de logiciels développent actuellement des applications de plus en plus complexes et gourmandes en mémoire. Cette tendance contraint les systèmes d'exploitation à intégrer davantage de mémoire, ce qui oblige les fabricants, par la suite, à étendre la capacité de mémoire des serveurs. Par exemple, alors que le serveur HP ProLiant DL585 G2 datant de 2007 pouvait prendre en charge un maximum de 128 Go, certains des serveurs les plus récents acceptent désormais jusqu'à 256 Go de mémoire. Comme les fabricants continuent à développer la capacité de mémoire des serveurs, la probabilité que surviennent des erreurs de mémoire augmente également. 10

11 Deux paramètres de la DRAM sont étroitement liés entre eux : la densité de stockage des puces DRAM et la tension de fonctionnement du système de mémoire. A mesure que la taille des cellules de mémoire diminue, la densité de stockage de la DRAM et la sensibilité de la tension des cellules de mémoire augmentent. A l'origine, les barrettes DIMM standard fonctionnaient à une tension de 5 volts. Or, en raison des améliorations apportées à la densité de stockage de la DRAM, cette tension est passée dans un premier temps à 3,3 V, puis 2,5 V et enfin 1,8 V, afin de permettre à la mémoire de fonctionner plus rapidement, tout en consommant moins d'électricité. La densité de stockage de la mémoire augmentant et la tension de fonctionnement diminuant, il y a davantage de risques qu'une erreur se produise. Dès qu'un bit de données est mal interprété et si ce dernier n'est pas corrigé, l'erreur peut entraîner le blocage d'une application. La seule véritable parade en matière d'erreurs de mémoire consiste à utiliser ce qui s'apparente à un protocole de détection ou de correction. Certains de ces protocoles peuvent uniquement détecter les erreurs, tandis que d'autres sont capables à la fois de déceler et de corriger les problèmes de mémoire. Principes de base de la mémoire ECC Le contrôle de parité se contente de détecter les erreurs portant sur un seul bit. Il ne corrige pas les erreurs de mémoire et ne décèle pas les erreurs portant sur plusieurs bits. En 1993, HP a introduit la mémoire à code correcteur d'erreurs (ECC) et continue à implanter des modules ECC avancés dans tous les serveurs HP ProLiant. Les barrettes ECC détectent à la fois les erreurs portant sur un seul bit et sur plusieurs bits dans un mot de donnée de 64 bits, de même qu'elles corrigent les erreurs portant sur un seul bit. La mémoire ECC encode les informations dans un bloc de 8 bits afin de permettre la correction d'une erreur portant sur un seul bit. A chaque écriture de données dans la mémoire, le code correcteur d'erreurs utilise un algorithme spécifique pour générer des valeurs appelées bits de contrôle. Cet algorithme additionne les bits de contrôle entre eux afin d'obtenir une somme de contrôle, qui est enregistrée avec les données. Lorsque les données sont lues à partir de la mémoire, l'algorithme recalcule la somme de contrôle et la compare au résultat obtenu avec les données écrites. Si les sommes de contrôle obtenues sont identiques, les données sont correctes et l'opération peut être poursuivie. Si elles diffèrent, les données comportent une erreur : la logique de la mémoire ECC isole le problème et le rapporte au système. S'il s'agit d'une erreur portant sur un seul bit, la logique ECC est capable de la corriger et de délivrer les données ainsi modifiées, de sorte que le système continue à fonctionner (figure 8). Figure 8. Mécanisme de détection et de correction par la logique ECC d'une erreur portant sur un seul bit 11

12 La mémoire ECC détecte et corrige les erreurs portant sur un seul bit, mais elle décèle également (sans les corriger) les erreurs portant sur deux bits et jusqu'à quatre bits dans une seule puce DRAM. Face à ces erreurs portant sur plusieurs bits, la mémoire ECC émet une interruption non qui ne peut être cachée(nmi) invitant le système à s'arrêter afin d'éviter toute corruption de données. La technologie ECC offre à de nombreuses applications une protection adaptée. Toutefois, l'efficacité de la protection ECC diminue à mesure que la capacité de la mémoire augmente. Ce constat est essentiel en raison des facteurs suivants, qui encouragent les serveurs standards du secteur à prendre en charge davantage de capacité de mémoire : Prise en charge de volumes de mémoire croissants par le système d exploitation Disponibilité des modules de mémoire haute capacité à coût réduit Virtualisation des serveurs Mémoire Advanced ECC Pour améliorer la protection de la mémoire au-delà de la norme ECC, HP a introduit la technologie Advanced ECC en HP et la plupart des autres fabricants de serveurs utilisent cette solution pour les produits standards du secteur. Advanced ECC est capable de corriger une erreur portant sur plusieurs bits se produisant dans une puce DRAM. Cette norme peut donc remédier à la défaillance totale d'une puce DRAM. Dans les périphériques de mémoire 4 bits (x4) équipés de la technologie Advanced ECC, chaque puce fournit quatre bits de données au mot de donnée. Les quatre bits de chaque puce sont répartis entre quatre périphériques ECC (un bit par périphérique ECC), de sorte qu'en cas d'erreur dans une puce, un maximum de quatre erreurs distinctes portant sur un seul bit pourrait se produire. La figure 9 montre comment un périphérique ECC reçoit quatre bits de données en provenance de quatre puces DRAM. Figure 9. Advanced ECC Etant donné que chaque périphérique ECC peut corriger les erreurs portant sur un seul bit, la technologie Advanced ECC peut effectivement résoudre une erreur portant sur plusieurs bits dans une puce DRAM. Par conséquent, la norme Advanced ECC fournit une protection contre la défaillance des périphériques (tableau 1). 12

13 Tableau 1. Comparaison entre les technologies ECC et Advanced ECC en matière de protection face aux erreurs Conditions d'erreur Résultats ECC Résultats Advanced ECC Un seul bit Correction Correction Deux bits Détection Correction ou détection Défaillance de la DRAM Détection Correction Bien que la technologie Advanced ECC offre une protection contre les défaillances, elle ne peut corriger de manière fiable les erreurs portant sur plusieurs bits que lorsque les problèmes surviennent au sein d'une seule et même puce DRAM. La norme Advanced ECC n'offre pas de capacité de basculement. Par conséquent, en cas de panne de la mémoire, il convient de mettre le système hors tension avant de procéder au remplacement de la mémoire. La toute dernière génération de serveurs HP ProLiant propose deux niveaux de protection avancée de la mémoire (Advanced Memory Protection), qui offrent une tolérance aux pannes accrue pour les applications nécessitant une disponibilité supérieure. Les technologies de protection de la mémoire La technologie Advanced ECC fournit une correction pour les erreurs de mémoire, mais elle n'offre pas de capacité de basculement. Le remplacement d'une barrette DIMM défectueuse implique la mise hors tension du système. La déconnexion d'un serveur pour maintenance imprévue entraîne presque toujours des coûts de fonctionnement, à la fois en termes de remplacement de pièces et de perte de revenu due à l'indisponibilité d'un serveur. Afin de respecter les objectifs de disponibilité des serveurs, trois technologies disponibles de protection de la mémoire offrent une capacité de basculement/sauvegarde (ou de reprise de la mémoire après incident) : Mode Online Spare Memory (mémoire de secours en ligne) Mode Mirrored Memory (mémoire en miroir) Mode Lockstep Memory (mémoire synchrone) Mode Online Spare Memory (mémoire de secours en ligne) En mode Online Spare Memory, un canal de mémoire équipé est désigné comme solution de secours, ce qui le rend indisponible pour une utilisation normale en tant que système mémoire. Si, sur une barrette DIMM du canal système, le nombre limite d'erreurs de mémoire à corriger est dépassé, le canal concerné est mis hors ligne et les données sont copiées vers le canal de secours. Cette fonctionnalité préserve la disponibilité du serveur et la fiabilité de la mémoire, sans intervention de service ni interruption de serveur. La barrette DIMM ayant dépassé le seuil d'erreurs autorisé peut être remplacée à la discrétion de l'administrateur, au cours d'un arrêt programmé. Ce mode réduit la probabilité qu'une erreur impossible à corriger puisse entraîner la panne du système ; cependant, il n'assure pas une protection totale du système contre les erreurs de mémoire incorrigibles. REMARQUE Le mode Online Spare Memory peut être exécuté sur certains systèmes avec un seul canal de mémoire équipé. Cependant, des barrettes DIMM à double bancs (qui feront ci-après l'objet d'une explication) sont requises pour une configuration de mémoire à simple canal. Pour plus d'informations, reportez-vous au guide d'utilisation du serveur approprié. 13

14 Dans un système équipé de trois canaux par contrôleur mémoire, deux canaux fonctionnent normalement et le troisième est utilisé en secours. Mis à part le BIOS du système, le mode Online Spare n'exige aucune prise en charge du système d'exploitation ni de logiciel spécifique. Toutefois, afin d'autoriser les messages et la connexion à la console, ainsi que les messages dans HP Systems Insight Manager ; le système d'exploitation doit prendre en charge la gestion du système et l'agent de la technologie Advanced Memory Protection. L'implémentation du mode Online Spare sur Advanced ECC nécessite des barrettes DIMM supplémentaires pour le canal de mémoire de secours et réduit la capacité de la mémoire du système. Mode Mirrored Memory (mémoire en miroir) Le mode Mirrored Memory est une option de mémoire tolérante aux pannes qui offre un niveau de disponibilité supérieur au mode Online Spare. Il fournit une protection totale contre les erreurs portant sur un seul bit et sur plusieurs bits. Lorsque le mode Mirrored Memory est activé, les données identiques sont écrites simultanément sur deux canaux. Si, au cours de la lecture du mémoire à partir d'un canal, des données incorrectes sont détectées en raison d'une erreur de mémoire incorrigible, le système récupère automatiquement les données à partir de l'autre canal. Si une erreur temporaire ou logique survient sur l'un des canaux, le fonctionnement se poursuit normalement, sauf si, événement toutefois hautement improbable, une erreur se produit exactement au même emplacement d'une barrette DIMM et de sa mise en miroir. Le mode Mirrored Memory réduit la quantité de mémoire disponible pour le système d'exploitation de 50 %, car seul l'un des deux canaux équipés fournit les données. Mode Lockstep Memory (mémoire synchrone) Ce mode utilise deux canaux de mémoire à la fois et fournit aussi un niveau de protection encore plus élevé. En mode Lockstep, deux canaux fonctionnent en tant qu'un seul canal : chaque opération d'écriture et de lecture déplace un mot de donnée de la taille de deux canaux. La ligne de cache est répartie entre les deux canaux afin de fournir 2 x 8 bits de détection d'erreur et 8 bits de correction d'erreur dans une seule barrette de DRAM. Dans les systèmes de mémoire à trois canaux, le troisième canal est inutilisé et laissé vide. Le mode Lockstep Memory est le plus fiable mais, dans la plupart des systèmes, il réduit la capacité de mémoire totale du système d'un tiers. Résumé des modes de protection de la mémoire Les modes Online Spare, Mirrored Memory et Lockstep Memory améliorent la fiabilité et la disponibilité. Une barrette DIMM défectueuse n'entraîne pas forcément un temps d'arrêt non programmé. Un serveur peut rester connecté et fonctionner jusqu'à ce qu'il convienne de mettre l'équipement hors ligne et hors tension à des fins de maintenance. Cependant, les modes de protection de la mémoire nuisent aux performances des systèmes. La diminution de la puissance dans les canaux disponibles limite la bande passante et réduit la capacité totale d'un système. Toutefois, la disponibilité des serveurs est considérée comme la plus haute priorité pour les environnements d'entreprise. L'utilisateur configure le système pour le mode de protection de mémoire de son choix au moyen de l'utilitaire de configuration intégré RBSU (ROM-based Setup Utility) contenu dans le BIOS. Les modes de protection de la mémoire Online Spare, Mirrored et Lockstep sont mutuellement exclusifs, ce qui signifie qu'un seul mode peut être sélectionné à la fois. Les supports de mémoire doivent être chargés avec des barrettes DIMM identiques au niveau du type, de la taille et du banc. 14

15 Technologies de mémoire avancées Malgré l'amélioration des performances de l'ensemble du système depuis l'utilisation de la SDRAM, le fossé ne cessant de se creuser entre la puissance de la mémoire et celle des processeurs a besoin de technologies de mémoire plus avancées pour être comblé. Ces technologies, décrites dans les pages suivantes, accélèrent les performances générales des systèmes à l'aide des tous derniers processeurs à grande vitesse (figure 10). Figure 10. Comparaison de la bande passante maximum des technologies SDRAM et SDRAM avancée Technologies SDRAM à double débit de données La SDRAM à double débit de données (DDR) est avantageuse pour les systèmes qui nécessitent une bande passante plus élévée que celle pouvant être obtenue avec la SDRAM. Globalement, la mémoire DDR SDRAM double le taux de transfert sans augmenter la fréquence de l'horloge mémoire. Cette section décrit trois générations de la technologie DDR SDRAM. DDR-1 Pour mettre au point la première génération de DDR SDRAM (DDR-1), les concepteurs ont apporté des améliorations au noyau de la SDRAM afin d'augmenter son taux de débit de données. Parmi ces progrès, on distingue la prélecture, la double transition d'horloge, le bus de données basé sur l'échantillonnage et la signalisation de basse tension SSTL_2. A 400 MHz, la DDR fait passer la bande passante de la mémoire à 3,2 Go/s, soit 400 % de plus qu'avec la SDRAM d'origine. Prélecture Dans la SDRAM, un bit par cycle d'horloge est transféré de la matrice des cellules de mémoire vers le tampon d'entrée/sortie (E/S) ou la file d'attente de données. Le tampon d'e/s transmet un bit au bus par broche et par cycle d'horloge (sur le flanc ascendant du signal d'horloge). Pour doubler le taux de débit des données, la mémoire DDR SDRAM a recours à une technique, appelée prélecture. Celle-ci permet de transférer deux bits depuis les cellules de mémoire vers le tampon d'e/s dans deux canaux distincts. Le tampon d'e/s transmet ensuite les bits selon l'ordre de la file d'attente dans la même ligne de sortie. Ce processus est connu sous le nom d'architecture à prélecture 2n, car les deux bits de données sont rapportés depuis la matrice des cellules de mémoire avant d'être transmises au bus par multiplexage temporel. 15

16 Double transition d'horloge La DRAM standard transmet un bit de données vers le bus sur le flanc ascendant du signal d'horloge de bus, tandis que la DDR-1 utilise les deux flancs (ascendant et descendant) de l'horloge pour déclencher le transfert des données vers le bus (figure 11). Cette technique, appelée double transition d'horloge (double transition clocking), fournit deux fois la quantité de bande passante de la SDRAM sans augmenter la fréquence d'horloge. En théorie, la DDR-1 présente des taux de transfert de données maximum de 1,6 et 2,1 Go/s à des fréquences d'horloge respectives de 100 MHz et 133 MHz. Figure 11. Comparaison des taux de transfert de données entre la SDRAM (avec accès en mode rafale) et la DDR SDRAM Technologie de signalisation de basse tension SSTL_2 La SDRAM et la DDR-1 se distinguent également par la technologie de signalisation. Au lieu d'utiliser une tension de fonctionnement de 3,3 V, la DDR-1 a recours à une spécification de signalisation de 2,5 V, appelée Stub Series-Terminated Logic_2 (SSTL_2). Cette signalisation de basse tension se traduit par une consommation électrique moindre et une amélioration de la dissipation de la chaleur. Bus de données basé sur l'échantillonnage La signalisation SSTL_2 permet à la DDR-1 de s'exécuter à des vitesses supérieures à celles qu'autorise la SDRAM traditionnelle. De plus, la mémoire DDR-1 utilise une boucle à verrouillage de délais (une toutes les 16 sorties) afin de fournir un signal d'échantillonnage de données lorsque les données sont validées sur les broches de la SDRAM. Le contrôleur mémoire utilise le signal d'échantillonnage de données pour localiser les données de manière plus précise et resynchroniser les données entrantes en provenance de différentes barrettes DIMM. La DDR-1 fonctionne à des taux de transfert de 400 Mb/s, ou 3,2 Go/s. Bien que le bus de données puisse s'exécuter à ces vitesses, le bus de commande n'en est pas capable. Les exigences strictes de synchronisation du système ont été réduites sur le bus de données grâce à l'utilisation de signaux d'échantillonnage. Cependant, le bus de commande n'utilise pas de signal d'échantillonnage et doit toujours respecter les temps de configuration en fonction d'une horloge synchrone. Ainsi, pour un débit de données de 400 Mb/s, le bus de commande doit fonctionner à 200 MHz. 16

17 Barrettes DIMM DDR-1 Les barrettes DIMM DDR-1 nécessitent 184 broches au lieu des 168 utilisées par les DIMM de SDRAM standard. La DDR-1 est suffisamment versatile pour être utilisée sur les PC de bureau ou dans un serveur. Afin de faire varier le coût des barrettes DIMM de DDR-1 pour ces différents marchés, les fabricants de mémoire proposent des versions sans tampon et avec registre. Les barrettes DIMM de DDR-1 non munies de tampons placent la charge de tous les modules de DDR sur le bus mémoire du système. Elles peuvent être utilisées dans les systèmes ne nécessitant pas de capacité de mémoire élevée. Les barrettes DIMM de DDR-1 avec registre (figure 12) placent uniquement une charge par DIMM dans le bus mémoire, indépendamment du nombre de périphériques SDRAM sur le module. Elles sont donc les mieux adaptées aux serveurs présentant de très hautes capacités de mémoire. Figure 12. Barrette DIMM de DDR-1 avec registre équipée d'une interface à 184 broches Rétrocompatibilité En raison de leurs différents signaux d'échantillonnage de données, niveaux de tension et technologies de signalisation, les barrettes DIMM de SDRAM et de DDR-1 ne peuvent pas être combinées dans le même sous-système de mémoire. DDR-2 La DDR-2 SDRAM correspond à la seconde génération de DDR SDRAM. Elle offre des taux de débit de données pouvant aller jusqu'à 6,4 Go/s, une consommation électrique réduite et une présentation améliorée. A 400 MHz et 800 Mb/s, la DDR-2 accroît la bande passante de la mémoire en la faisant passer à 6,4 Go/s, soit 800 % de plus par rapport à la SDRAM d'origine. La mémoire DDR-2 SDRAM atteint ce niveau de performance supérieur et une consommation électrique moindre grâce à des horloges plus rapides, une signalisation et un fonctionnement à 1,8 V et la simplification de l'ensemble des commandes. Le connecteur à 240 broches sur la DDR-2 est nécessaire à l'adaptation de signaux d'échantillonnage différentiels (figure 13). Figure 13. Barrette DIMM de DDR-2 équipée d'une interface à 240 broches 17

18 DDR-3 DDR-3, la troisième génération de la technologie DDR SDRAM, offre des avancées supérieures en matière de bande passante et de consommation. Les fabricants de DDR-3 ont commencé avec la technologie de gravure à 90 nm et, les volumes de production augmentant, sont en train d'évoluer vers 70 nm. La DDR-3 fonctionne à des taux d'horloge allant de 400 à 800 MHz, avec des valeurs de bande passante maximum situées en théorie entre 6,40 et 12,8 Go/s. Les barrettes DIMM de DDR-3 peuvent faire baisser la consommation électrique d'un taux pouvant atteindre 30 % par rapport aux DIMM de DDR-2 fonctionnant à la même vitesse. Les barrettes DIMM de DDR-3 utilisent le même connecteur à 240 broches que les DIMM de DDR-2, mais l'encoche principale se trouve à une position différente (figure 14). Figure 14. Barrette DIMM de DDR-3 équipée d'une interface à 240 broches Pour améliorer les performances et réduire la consommation de la DDR-3, ses concepteurs lui ont apporté plusieurs améliorations essentielles : Une mémoire tampon de prélecture de 8 bits stocke davantage de données avant utilisation que le tampon de 4 bits de la DDR-2. La topologie de survol virtuel (pour les commandes, les adresses, les signaux de contrôle et les horloges) améliore l'intégrité des signaux en réduisant le nombre de voies ainsi que leur longueur. Cette fonction exige que le contrôleur prenne en charge le «leveling» de l'écriture sur les barrettes DIMM de DDR-3. La signalisation 1,5 V réduit la consommation au-delà du niveau de 1,8 V de la DDR-2. Un capteur thermique intégré au module DIMM invite le jeu de puces à réduire le trafic de la mémoire à la barrette DIMM si la température de cette dernière dépasse un seuil critique programmable. Convention de dénomination des modules et bande passante maximum Le tableau 2 résume les différents types de SDRAM (DDR-1, DDR-2 et DDR-3), ainsi que les conventions de dénomination qui leur sont associées. A l'origine, la convention de dénomination des modules pour la DDR-SDRAM reposait sur le taux d'horloge effectif du transfert des données : PC200 pour une DDR SDRAM fonctionnant à 100 MHz, PC266 pour 133 MHz, et ainsi de suite. Cependant, en raison de la confusion avec la convention de dénomination Rambus, le secteur a décidé de déterminer le nom des DDR-SDRAM en fonction du taux de transfert maximum réel des données en Mo/s. Ainsi, PC266 équivaut à PC2100 (64 bits *2* 133 MHz = 2,1 Go/s ou Mo/s). Les fabricants de barrettes DIMM de DDR-3 SDRAM produisent deux types de DIMM : les DIMM sans tampon (UDIMM) et les DIMM avec registre (RDIMM). Les UDIMM représentent le type de module de mémoire le plus basique et offrent une latence inférieure ainsi qu'une consommation électrique (relativement) basse, mais sont limitées au niveau de la capacité. Les barrettes DIMM sans tampon avec ECC sont identifiées à l'aide d'un suffixe E apparaissant dans le nom de module du fabricant (par exemple, PC3-8500E). Les UDIMM sont adaptées aux systèmes avec peu de DIMM et ne nécessitant pas de grandes capacités de mémoire. 18

19 Les barrettes RDIMM offrent des capacités supérieures à celles proposées par les UDIMM et incluent la protection de la parité des adresses. Les barrettes DIMM avec registre sont identifiées à l'aide d'un suffixe R apparaissant dans le nom de module du fabricant (par exemple, PC3-8500R). Tableau 2. Résumé des technologies DDR SDRAM Type Composant convention de dénomination Convention de dénomination du module Vitesse de bus Bande passante maximum DDR-1 DDR200 PC MHz 1,6 Go/s DDR266 PC MHz 2,1 Go/s DDR333 PC MHz 2,7 Go/s DDR400 PC MHz 3,2 Go/s DDR-2 DDR2-400 PC2-3200R 200 MHz 3,2 Go/s DDR2-533 PC MHz 4,3 Go/s DDR2-667 PC MHz 5,3 Go/s DDR2-800 PC MHz 6,4 Go/s DDR-3 DDR3-800 PC MHz 6,4 Go/s DDR PC MHz 8,5 Go/s DDR PC MHz 10,6 Go/s DDR PC MHz 12,8 Go/s Barrettes FB-DIMM Les architectures DIMM traditionnelles utilisent une topologie de bus à voies, avec des branches parallèles (les voies) connectées à un bus mémoire partagé (figure 15). Chaque DIMM est reliée au bus de données au moyen d'une série de connecteurs à broches. Pour que les signaux électriques partant du contrôleur mémoire atteignent les connexions à broches pour bus de la DIMM en même temps, toutes les traces doivent être de la même longueur. Cela peut aboutir à des traces indirectes sur la carte mère entre le contrôleur mémoire et les emplacements de mémoire. La latence résultant de la complexité des traces ainsi que la dégradation du signal au niveau des connexions de bus à broches font augmenter le taux d'erreur proportionnellement à la vitesse de bus. Figure 15. Topologie de bus à voies REMARQUE : certaines unités centrales sont conçues de façon à intégrer la fonction de contrôleur mémoire au module du processeur. 19

20 Chaque connexion de bus à voies crée une discontinuité d'impédance qui nuit à l'intégrité du signal. De plus, chaque barrette DIMM crée une charge électrique sur le bus. Cette charge électrique augmente à mesure que les DIMM sont ajoutées. Ces facteurs réduisent le nombre de DIMM qui peuvent être prises en charge par canal à mesure que la vitesse de bus s'accroît. Ainsi, la figure 16 indique le nombre de charges autorisées par canal à des taux de débit de données allant de PC 100 à DDR Notez que ce nombre tombe de huit à deux lorsque les taux passent à DDR Figure 16. Nombre de charges maximum par canal en fonction du taux de débit de données de la DRAM L'accroissement du nombre de canaux pour compenser la diminution de la capacité par canal n'était pas une option viable en raison de l'augmentation du coût et de la complexité du circuit. Les concepteurs système avaient le choix entre deux solutions : limiter la capacité de la mémoire de sorte que moins d'erreurs puissent survenir à des vitesses supérieures ou utiliser des vitesses de bus plus lentes et accroître la densité de la DRAM. Pour les futures générations de serveurs haute performance, aucune de ces options n'était acceptable. Les nouvelles générations de serveurs nécessitent une architecture de mémoire améliorée afin d'obtenir une bande passante et une capacité de mémoire supérieures. Par conséquent, le JEDEC a mis au point la spécification FB-DIMM (Fully-Buffered DIMM), une interface série qui remplace la configuration de bus à voies parallèles et autorise une bande passante de mémoire supérieure, tout en maintenant ou augmentant le niveau de capacité de la mémoire. L'architecture FB-DIMM relie en série le contrôleur mémoire et les barrettes FB-DIMM, qui sont connectées dans une configuration en guirlande (figure 17). En ce qui concerne le contrôleur mémoire, il existe dix liens sortants et quatorze liens entrants, également appelés liens sud (southbound) et nord (northbound) respectivement. Ces liaisons série relient le contrôleur mémoire à une puce de mémoire tampon dite AMB (Advanced Memory Buffer) présente sur chaque barrette FB-DIMM, ce qui crée une architecture point à point. Les liens sortants transmettent les commandes et écrivent les données sur les barrettes FB-DIMM, tandis que les liens entrants retransmettent les données lues au contrôleur mémoire. 20

21 Le signal d'horloge est réparti sur une différente série de broches. Non seulement le contrôleur mémoire communique par les voies sortantes, mais il échange également des informations de configuration avec chaque AMB sur le SMBus (System Management Bus). L'AMB est une puce intelligente qui gère la communication en série avec le contrôleur mémoire et les échanges en parallèle avec les périphériques DRAM locaux. Chaque AMB reçoit des signaux (adresse, données d'écriture et informations de commande) via les liens sortants et les retransmet à la barrette FB-DIMM suivante sur le canal. Chaque AMB décode les données de commande et ignore celles destinées à une autre barrette DIMM. L'AMB ciblée effectue une opération de lecture ou d'écriture sur les périphériques DRAM locaux à travers une interface parallèle. Dans le cas d'une opération d'écriture, l'amb met les données en série à partir des périphériques DRAM et les transmet au contrôleur mémoire au moyen des liens entrants. Figure 17. Communication série entre les barrettes FB-DIMM d'une configuration en guirlande sur un seul canal REMARQUE : Les unités centrales AMD Opteron et Intel Xeon E55xx/X55xx sont conçues de façon à intégrer les fonctions de contrôleur mémoire et d'horloge au module du processeur. En cas d'utilisation de mémoire DDR2-667 DRAM sur une barrette FB-DIMM, le débit théorique maximal des liens entrants est de 5,4 Go/s, tandis que celui des liens sortants correspond à la moitié de ce chiffre : environ 2,6 Go/s. La DRAM Rambus La DRAM Rambus (ou RDRAM) permet le transfert de données à travers un bus fonctionnant selon une gamme de fréquences supérieure à celle de la DDR SDRAM. Pour résumer, la mémoire Rambus déplace de petites quantités de données très rapidement, tandis que la DDR SDRAM transmet plus lentement de gros volumes d'informations. La conception de la mémoire Rambus repose sur trois éléments essentiels : les RDRAM, les circuits intégrés propres aux applications Rambus et une interconnexion appelée Rambus Channel. La conception de Rambus offre des performances supérieures à celles de la SDRAM traditionnelle, car la RDRAM transfère les données sur les deux flancs d'un cycle d'horloge synchrone à grande vitesse. La RDRAM utilise un bus de commande de rangée et de colonne distinct, qui permet de lancer plusieurs commandes à la fois, améliorant ainsi l'efficacité de la bande passante du bus mémoire. 21

22 Avec un bus de commande de seulement 8 bits et un bus de données de 18 bits, la RDRAM (figure 18) est la technologie de mémoire qui compte le plus petit nombre de signaux. La RDRAM, qui intègre un protocole de paquet, est capable de fonctionner à 800 MHz et de fournir une bande passante maximum de 2,4 Go/s. Un paquet d'informations étant transféré en 8 pulsations d'horloge, elle peut envoyer 128 bits de données lors d'une période d'horloge de 150 MHz. Comme 8 pulsations d'horloge sont nécessaires au transfert d'un paquet, le contrôleur mémoire interne a seulement besoin d'être exécuté à une vitesse de 150 MHz pour se maintenir au niveau du taux de transfert du paquet, soit 1,2 GHz. Cela confère au contrôleur mémoire une marge de synchronisation conséquente. Figure 18. Mémoire DRAM Rambus La RDRAM est capable de prendre en charge jusqu'à 32 périphériques de RDRAM sur un seul canal de mémoire, tout en maintenant son taux de débit de données à un niveau de 1,2 GHz. Grâce à l'utilisation d'une puce à répéteur, il est même possible d'installer davantage de périphériques sur un canal de RDRAM. Le répéteur joue le rôle d'interface entre deux différents canaux de RDRAM, permettant à ces derniers de s'échanger données et signaux de commande. L'un des canaux communique avec le contrôleur mémoire, tandis que l'autre est en contact avec les périphériques de la RDRAM. Le contrôleur mémoire communique donc essentiellement avec les puces du répéteur seules. Le contrôleur mémoire peut recevoir jusqu'à huit puces de répéteur et chaque canal peut prendre en charge 32 périphériques de RDRAM. Au total, un seul canal peut accueillir un maximum de 256 périphériques. Cependant, avec l'utilisation de puces à répéteur, il faut compter de 1 à 1,5 horloge de délai supplémentaire. Pour combler les différences de distance des périphériques sur le canal, des niveaux de latence supplémentaires sous forme d'incréments d'horloge peuvent être ajoutés. Cela permet au contrôleur mémoire de recevoir des données en provenance de tous les périphériques dans le même temps, évitant ainsi les collisions de données sur le bus lorsque des lectures consécutives sont effectuées sur différents périphériques. Une autre fonctionnalité de la RDRAM porteuse d'efficacité consiste en un tampon d'écriture interne de 128 bits. Toutes les données écrites passent par cette mémoire tampon avant d'être envoyées au cœur de la DRAM. Le tampon réduit le délai nécessaire au parcours des données internes du bus en autorisant les transistors d'accès à demeurer dans la direction de lecture jusqu'à ce que les données soient envoyées vers la mémoire principale. En bref, une opération de lecture peut immédiatement succéder à une opération d'écriture avec peu de perte de bande passante sur le bus de données. Alors que l'efficacité du bus de la RDRAM est élevée, le protocole de paquet accroît la durée de latence. Le déplacement du paquet entre le bus du contrôleur de mémoire interne et le bus externe rapide requiert une à deux horloges de délai supplémentaire. Ce délai ne peut être évité avec l'utilisation d'un protocole de paquet très rapide. Etant donné le haut débit de données de la mémoire Rambus, l'intégrité du signal pose problème. Les cartes mères doivent être conçues pour répondre à la synchronisation extrêmement rigoureuse de la Rambus, ce qui accroît le temps de mise sur le marché des produits. En outre, chaque canal de Rambus est limité à 32 périphériques, ce qui impose un seuil supérieur au niveau de la capacité de mémoire prise en charge par un seul bus. L'utilisation de puces à répéteur permet le recours à des périphériques supplémentaires et accroît les capacités potentielles de la mémoire, mais ces puces sont très difficiles à concevoir. 22