TRAITEMENT DE L'INFORMATION

Transcription

1 1 ère année S2 ELECTRONIQUE POUR LE H. Benisty / J. Villeméjane TRAITEMENT DE L'INFORMATION 2016/2017 TD 11 : Numérique, binaire et information Les nombres binaires : bits, hexadécimal, octets Les choix de codes : ASCII, La technologie TTL ou CMOS Traitements Logiques élémentaires 1) Familiarisation avec le binaire a) Ecriture en base 2. a1- Ecrire 9 et 10 en base 2. a2- Effectuer 9+9 comme addition. a3- Vérifier qu une règle simple s applique pour la multiplication par 2 sur le cas 10+10=10 2. a4- «Rendre la monnaie» de b bitcoins sur un «billet» de b bitcoins: vous venez de trouver la piste du «complément à un» (et de votre ruine spéculative aussi?). b) Binaire, octets, hexadécimal b1- Combien de chiffres code-t-on sur 8 bits entre 0 et ? (un octet = un «byte» en anglais) b2- Même question sur 16 bits (niveau manipulé par les microcontrôleurs) [non signé] b3- Quel est en décimal le chiffre codé en hexadécimal par FF h? par FFFF h? par 0FFF h? par 2A h? b4- Combien de caractères alphanumériques de l énumération {0 F} de l hexadécimal faut-il pour représenter une «clé 128 bits» (type les clés WEP, etc.)? b5- Un flux de téléchargement de "5 Mo/s" peut-il passer par une liaison ADSL 10 Mbit/s? 2) Codages, technologie a) Code ASCII sur 7 bits(extrait ci-contre) a1- Les codes ASCII des lettres latines majuscules commencent à A 41 h et se suivent. Quelle est la lettre dont le code est b? a2- Suite à une transmission d un code ASCII sur une nappe de 7 fils, un envoi de la lettre U est reçu comme la lettre T. Un court-circuit entre deux des 7 fils peut-il expliquer cela? (fils adjacents de préférence!) Si oui, est-ce la technologie CMOS ou TTL pour laquelle, dans un conflit, «le zéro l emporte»? b) Codage «thermomètre» b1- Quelle est la table de vérité d un circuit de codage permettant d allumer, en «logique négative», de la première à la n-ième LED parmi 8, si le nombre n [0,7] lui est présentée sur 3 bits? (les LEDs ont leur anode au +Vcc). b2- Quelle fonction logique correspond à la «sortie n=7» de ce circuit? idem pour n=3? c) XOR «8 vers 1» On câble 8 bits d entrée sur 4 portes XOR, puis leurs 4 sorties sur 2 XOR, et enfin les 2 sorties correspondantes sur un dernier XOR. Quel peut être l intérêt du type de signal ainsi obtenu? Si le signal numérique d entrée est une rampe cyclique {0,1, 254,255,0,1 } de période totale T, quelle est la fréquence de sortie de notre circuit? "3" Année TD Opt Phys ETI 2S

2 3) Logique élémentaire a) Code ADN-ASCII Un simple brin d ADN est une séquence dont les 4 membres («bases») sont «A C G T», dont les codes ASCII sont 41 h, 43 h, 47 h et 54 h. a1- Symboliser les 4 circuits qui «détectent» ces lettres sur la base des 5 bits «LSB» (bits 0 à 4) sur le code ASCII (les bits b6 et b5 valant 01 toujours). a2- On regarde deux brins en parallèle, proposer schématiquement la logique positive qui reconnait (i) des bases identiques (un comparateur), et ensuite (ii) des bases complémentaires (A-C et G-T) (comme le fait la chimie de ces molécules!). b) Etudier au choix : la logique d un décodeur BCD {c est-à-dire binaire codant du décimal : de 0000 à 1001} 7 segment, (ci-contre, cf. le cours Transp59), a minima le segment «g». Ou bien celle d un additionneur 1 bit sans retenue entrante. (Transp 65-66) Année TD ETI 2S

3 TD 12 : Logique combinatoire, technologies Logique combinatoire de circuits réels : Multiplexeur/Démultiplexeur Gestion de délai : exemple élémentaire Adaptation des niveaux de signaux Gestion de conflit : Sorties type collecteur-ouvert, sorties «high-z». 1) Multiplexeur/démultiplexeur. a) Multiplexage/démultiplexage pour la transmission d informations (un peu de temporel ). a1- On a 16 flux d informations synchrones à X Mbit/s, ce qui prend 16+1(masse)=17 fils On dispose aussi d une horloge à Y MHz (18ème entrée), Y étant multiple de X. On veut réaliser une transmission avec moins de 8 fils. On passe par un multiplexeur Il a comme entrée binaire <a b c d>, un mot de 4 bits. Que doivent faire les entrées <a b c d> pour accomplir cette tache? Que doit valoir Y? Quelle est la fréquence de transmission sur le fil principal? Quelles sont les autres informations transmises? a2- Quel schéma doit avoir le circuit de réception? a3- Quelles sont les questions de timing des données d entrée que cela pose? a4- Quel peut être l intérêt de faire évoluer <a b c d> en Code Gray et non de 0 à 15 cycliquement? b) Passage 64 bits 8 bits. Dans un processeur moderne, les «bus» et les «mots» ont 64 bits. Décrire (sans détail toutefois : par bloc) un circuit qui choisit le Nième octet (byte) dans un mot de 64 bit (N =0 7). Combien a-t-il d entrées de chaque sorte? De sorties? 2) Gestion de délai On reprend le circuit fait de portes XOR «8 vers 1» en cascades du TD1, et on l insère dans un circuit de test de délai. On suppose que le délai d un XOR est τ 1=18 ns et celui des portes plus élémentaires (NAND, NOR, NOT) τ 2=10 ns. Quel est le délai de la sortie par rapport à un front sur une entrée? Le circuit de test qui fait les fronts d une ou plusieurs entrées envoie aussi un signal «SYNC» qui a un front montant en même temps. Comment s arranger avec des portes élémentaires pour prévenir l utilisateur en aval (sortie du XOR final) que «le/les fronts a/ont eu lieu c est-à-dire faire un signal qui a un front montant uniquement après que le signal de sortie ait pu se manifester? Quelles sont les marges sur τ 2 pour que cela marche? 3) Gestion de conflit par sorties collecteur ouvert. Mode secours pour un relais de serrure : Un relais est un interrupteur de puissance (5..10 A) commandé par une bobine (électro-aimant) parcourue par environ 20 ma de courant. Un circuit TTL alimenté en 5V sur le secteur commande ce relais. En cas de panne d alimentation du circuit TTL ou d alarme, on doit absolument actionner ce relais : il doit laisser ouverte une issue d incendie. Cela se fait alors à l aide d une batterie 5V disponible dans le boitier de commande (la serrure elle-même pompera aussi sur cette batterie). Année TD ETI 2S

4 Faire un schéma du circuit de secours à l aide d un circuit quad-nand collecteurs ouverts 74F38. L état «alarme» est un «1», l état «non-alarme» un 0, disponible sur un signal «ALM» indépendant. L alimentation du circuit TTL de commande normale est elle-même considérée comme un autre signal. Proposer le câblage du 74F38 qui fait fonctionner ce système de secours. 4) Adaptation CMOS/TTL, AOP/TTL a) On élabore un circuit logique TTL 5V, dont la sortie doit contrôler un circuit d interphone dans un immeuble, dont les entrées de contrôle sont commandées en CMOS 12V. Proposer le câblage de l étage d adaptation à l aide de collecteur ouvert. b) Comment faire l adaptation inverse? c) On a maintenant la sortie d un comparateur à ampli-op (AOP) qui commute entre +10V et -10V. On voudrait qu elle commande de la logique TTL. Proposer les circuits à diodes qui protègent l entrée TTL (qui n aime pas V<-2V, ni V>7V). 5) Système «trois-états». On revient sur notre système de sélection du Nième des 8 octets d un mot de 64 bits. Comparer l architecture à multiplexeur ci-dessus à une architecture que vous proposerez à base de «buffers 8 bits à sortie 3 états». Faut-il les commander par un multiplexeur ou par un démultiplexeur (N étant codé sur 3 bits)? Année TD ETI 2S

5 TD 13 : Logique séquentielle Bascule D : chronogramme de base Diviseur de fréquence, compteurs Bascules D d autres types Registre à décalage Générateur aléatoire (les séquences pseudo-random «PRBS») Circuits Mixtes : Monostables 1) Bascule D chronogramme de base. On donne la «table de vérité» d une bascule D ci-dessous. Pour un chronogramme de D comme le suivant (avec ici une horloge périodique), tracer superposé au diagramme de D le chronogramme de la sortie, Q(t), d une autre couleur de crayon. Y a-t-il besoin de tracer l autre sortie? T 2T 3T nt cf. ce timing pour CLK : 2) Ligne à retard, Diviseur de fréquence, compteur binaire et BCD les sont à t=nt a) On cascade deux bascules D comme suit, D ayant un front montant 0 1 à t=1,7t. Pour CLK A quel instant t 2 a lieu le basculement de la 2ème bascule? Généraliser : quelle est l architecture d une "ligne à retard"? On préfère l appeler "registre à décalage". b) On boucle une bascule D sur elle-même ainsi : Quelle est la fréquence observée sur Q si CLK est périodique? Dépend-elle du rapport cyclique («duty cycle») de CLK? c) Généraliser : Combien de bascules à arranger pour diviser une fréquence par 256? d) Quelle est l architecture d un compteur binaire? Comment implémenter la fonction RAZ? Année TD ETI 2S

6 e) Pour un compteur «BCD», on doit (i) repartir à zéro après 9 ; et (ii) lancer l incrément du chiffre supérieur (dizaines, etc.) quand on fait cela. Suggérer les modifications à faire sur la base d une série de compteurs binaires à 4 bits (4 bascules). f) Optionnel : Proposer une stratégie d écriture en VHDL du compteur BCD ci-dessus dans un process : lister les composants à faire et les «liste de dépendances» du process pour du BCD sur 8 bits (2 chiffres), (suite possible : pour du BCD sur 16 bits (4 chiffres) ). 3) Bascules D asynchrones et synchrones, verrous a) On reprend le circuit ci-dessus, mais on a ajouté une remise à zéro (RAZ). Celle-ci peut agir sous condition que l horloge ait transité ou agir inconditionnellement. On parle de RAZ asynchrone ou synchrone. Décrire l état de la sortie à partir des chronogrammes d entrées proposés, (i) pour le cas de RAZ synchrone, (ii) pour le cas de RAZ asynchrone. 4) Générateurs aléatoires Soit un registre à décalage de N bits : s 0 s N, et dont l entrée est e 0. On reboucle les sorties M et N sur l entrée à l aide d une porte XOR (M entre 0 et N-1) - Que vaut la séquence des premiers états pour M=1? pour M=2? Quelles sont intuitivement des valeurs de M qui ont une bonne chance de résulter en la génération séquentielle de tous les 2 N états des N bits? Que peut-on penser de la «densité locale» des 0 et des 1 dans un tel système : peut-elle perdurer à un extrême 0 ou 1? On parle de générateur de «pseudo-aléa» pour ce type de système. Le jargon est «PRBS» : Pseudo-Random-Bit-Sequence, pour le pseudo-aléa ainsi engendré. [pour ceux qui veulent pousser loin : Le fait qu on génère ou non les 2 N états est lié à la primalité d un polynôme défini comme un élément de (Z/2Z) N, qui représente par ses termes non nuls les choix faits dans la rétroaction.. ] 5) Circuits mixtes : Monostables - Quels sont les ingrédients que vous repérez dans les éléments de fonctionnement (Block diagram) du circuit 4538 CMOS, ci-dessous? - La bascule utilisée est-elle une bascule D? - Comment est illustré sur le diagramme temporel le mot «retriggerable»? - A quoi voit-on sur le diagramme que l unité «control» peut bien contrôler la bascule de sortie malgré' les informations en provenance du timer? Année TD ETI 2S

7 Année TD ETI 2S

8 Année TD ETI 2S

9 TD : Conversions entre numérique et analogique Conversion numérique analogique (CNA=DAC) Réseau de résistances Filtrage et bruit Conversion analogique numérique (CAN=ADC) Sample & hold Architectures Flash & SAR A- Conversion Numérique- Analogique (CNA=DAC) 1) Généralités a) Un CAN est-il idéalement «plutôt séquentiel» ou «plutôt combinatoire»? b) La plupart des multimètres bas-coûts n affichent «que» 4 chiffres. Combien de bits faut-il pour les affichages allant de 0000 à : (-b1-) 1999 (-b2-) 3999 (-b3-) 9999 c) Le multimètre ramène analogiquement toutes les tensions d entrées à la gamme 0 3V au niveau de son entrée interne, par des simples ponts diviseurs. Quel sont les pas d échantillonnage à cette entrée interne pour les cas (-b2-) et (-b3-)? 2) Réseau de résistances en puissance de 2/ Glitch d imprécision a) Que réalise le circuit cicontre? (les interrupteurs analogiques sont actionnés par les bits à convertir) b) Généraliser la formulation à N bits c) Sachant qu il existe des capacités parasites (voir C p sur le schéma ), quel est le désavantage que peut subir le LSB? d) Dans le cas à N=5 bits, on suppose que les résistances utilisées sont équi-probablement réparties dans un intervalle de -1% à +1% autour de leur valeur nominale. Evaluer les extrema de la variation de la sortie lors de la commutation de 0F h=01111 à 10 h= A quoi faut-il comparer cette variation? 3) Réseau R-2R On rappelle le principe d un circuit R-2R «en échelle» associé à un AOP. a) En remontant dans le sens de la flèche indiqué et en utilisant l équivalent Thévenin, montrer que les courants dans les «barreaux» verticaux de l échelle suivent une loi remarquable I n=f n(io). Année TD ETI 2S

10 b) Pourquoi l implémentation physique dans un circuit intégré est-elle favorable? c) Quel sera l intérêt d avoir V ref <0? R est-il le bon choix pour la résistance de rétro-action? d) Si les résistances sont faites au sein de circuits intégrés par des surfaces conductrices proportionnelles à une surface élémentaire S o (le «pixel» technologique) suivant une loi de type R=KS, quel est la surface prise par ce convertisseur pour N bits? Comparer à la surface prise pour l option de l exercice 2 (K doit s éliminer dans le rapport des surfaces des deux architectures). 4) Bruit Un signal numérique a été codé sur 7 bits et est envoyé à un CNA parfait. On appelle «bruit» par abus de langage l écart du signal converti à son équivalent lissé. a) Pour un signal de référence de 2,5 V (pleine échelle), que vaut le pas de quantification q? b) Que vaut la variance σ b du bruit de quantification? [ en (mv)² ] c) Combien de bit faudrait-il pour que (σ b) 1/2 descende à moins d 1 mv? et à moins de 0,4 mv? B- Conversion Analogique- Numérique (CAN = ADC) 1) Rythme des signaux courants On s intéresse au rythme de digitalisation nécessaire à des signaux «connus». Les déduire pour les limites posées : a) Signal audio : le gros de l audition est entre 40 Hz et 4000 Hz ; Que vaut le rythme réellement choisi pour les CD? b) Signal vidéo VGA basique : à 50 Hz (sans entrelacement ) (option : signal HD...) c) Radio digitale : =100 MHz environ en bande FM =combien en bande AM? (la BBC =?) d) Echo radar dans l air permettant une précision de localisation de 15 m? e) Signal Doppler d un véhicule Ferrari à 237 km/h? (radar de surveillance bande Ku à 15 GHz). f) Des franges d un spectromètre à TF balayé à 10 mm/s? (domaine spectral de l IR moyen à 0,5 µm). 2) Convertisseur Flash et semi-flash a) Combien de comparateurs faut-il pour un convertisseur flash N=10 bits? b) Si l échelle de résistance du convertisseur (le pont diviseur) est faite de résistances ayant un écart-type de ΔR=1%, quel est l écart-type ΔR midscale des (2 N )/2 résistances de chaque moitié de l échelle? c) Si on suppose qu on a de la malchance ordinaire et que les moitiés supérieures et inférieures du point sont l une de ((2 N )/2) R+ ΔR midscale et l autre de ((2 N )/2)R - ΔR midscale, quel est l écart du point milieu par rapport à sa valeur idéale? d) Quel usage peut-on avoir du «priority encoder» pour la lecture des sorties du CAN «flash»? A quel type de séquences de sortie des comparateurs non triviales pouvez-vous accorder encore une certaine confiance? e) Un convertisseur flash 5 bits plus simple est implémenté, et sa sortie reconvertie par un CNA. Comment se sert-on de cette sortie pour obtenir les 5 bits suivants (de poids plus???) sur un autre convertisseur flash? Où seront les LSBs et les MSBs? f) Quel est l avantage du «double 5 bits» par rapport au «10 bits» de départ? L inconvénient principal? Année TD ETI 2S

11 3) Convertisseur SAR On fait un comparateur 12 bits dont le cœur de type SAR est contrôlé par une fréquence d horloge f clk de 700 khz. a) Combien de périodes d horloge au minimum faut-il pour la conversion? b) Avec une marge raisonnable, quelle est la fréquence d échantillonnage maximale? c) Quelle est la fréquence de Shannon correspondante? Cela permet-il la conversion d un signal audio? d) On a une cosinusoïde à 22 khz et 3 mv (pic-pic) superposée à un signal lent à 120 Hz et 5V (pic pic). En adaptant au mieux l offset et le gain entre ce signal et le CNA, sur combien de pas de quantification sera numérisé le signal à 3mV? e) En déduire par un rapport en pas de quantification un RSB approximatif pour ce faible signal. 4) Convertisseur à Rampe. On utilise une rampe de tension périodique se chargeant jusqu à une tension V ref avec une pente précise, pendant une durée T o, pour convertir un signal analogique V a par comparaison, en mesurant la durée T 1/T où la rampe est plus petite que le signal par un compteur binaire sur N bits, ayant des entrées CLK et RAZ. On laisse à déterminer en particulier la fréquence F ~(>)1/T o de renouvellement de la mesure. Un circuit timer permet de produire la rampe, qui part de valeurs légèrement négatives. On dispose aussi de trois comparateurs à sortie logique, comparant la tension de rampe V ramp à (i) la tension minimum V min qu on souhaite pouvoir encore mesurer (disons «0V»), (ii) la tension V a, (iii) et la tension maximum qu on souhaite pouvoir mesurer (disons «4.5V»), la rampe se continuant un peu audelà par souci de linéarité. Enfin, une horloge permanente rapide QCLK est destinée à faire tourner le compteur. a) Faire un schéma des chronogrammes en sortie de ces 3 comparateurs (min, «a», max ). b) Choisir deux comparateurs et la logique adéquate pour commander (i) le signal RAZ en logique positive (RAZ par un 1) et (ii) la transmission ou non de l horloge de comptage QCLK à CLK. c) A quelle(s) fonction(s) pourra bien servir le signal «max»? d) Un rythme raisonnable pour l horloge en entrée du compteur est 5 MHz. Quel est alors l ordre de grandeur de F de renouvellement, littéralement? Faire l application numérique pour N=12 bits et pour N=20 bits. e) Ce type d implémentation sera-t-il plutôt rapide ou plutôt lent en termes de vitesse de conversion? Année TD ETI 2S

12 Compléments : 1) Echantillonage (S/H : Sample and Hold) L étage d entrée un CNA est le plus souvent un circuit d échantillonage dit «sample and hold». a) Ecrire la loi de charge d une capacité par une impédance fixe «R». Préciser au bout de combien de temps de charge la valeur asymptotique est atteinte à 1/2 N près, en fonction de N, τ=rc et de facteurs numériques. b) Ordre de grandeur : la capacité C du «S/H» doit garder 99% de sa charge pour un courant de lecture de l étage suivant de 1 µa pendant 10 µs (conversion à 100 khz) : dimensionner C. c) Que doit alors valoir R pour N=7? pour N=14? Sont-ce des valeurs réalistes? 2) Filtrage On considère un signal digital ayant une fréquence f sig qui vaut un quart de la fréquence d horloge f clk. Ses 2 MSBs décrivent successivement les et cycliquement les 4 valeurs / / (les autres bits sont supposés nuls). Ceci est illustré schématiquement ainsi : a) Quelles sont les fréquences des harmoniques d un signal de cette période en général? Lesquelles sont non nulles pour ce signal particulier? b) Que vaut f sig/f Shannon? c) A quelle fréquence prévoir la coupure d un filtre pour éviter ces harmoniques? d) Qu arrive-t-il si f sig se met à avancer légèrement sur f clk/4? A quelles échelles de temps se situe les phénomènes en question? Quelle est la gamme de fréquence correspondante? Année TD ETI 2S

13 TD 16 : Combinaisons / architectures élémentaires d électronique logique. Comparaison de seuillages analogiques et logiques (Combinatoire) Défauts sur CNA (CAN/CNA) Compteurs en cascade (séquentiel) Traceur vectoriel pour video (digital avancé) Exercice I : «majorité des 3/4», implémentations de l analogique au FPGA On se propose de comparer trois implémentations d un seuillage de type «majorité des 3/4» sur N=4 bits : a) Implémentation analogique : Chacune des 4 entrées est à V o (bit à 1) ou 0 volt (bit à 0). Les 4 résistances valent R. Montrer que dans le circuit proposé, la tension V 1 est proportionnelle au nombre de bits à 1. Combien de bits doivent être à 1 pour passer le seuil si V 2=0,7 V o? (la réponse doit coller avec le titre de l exercice!) b) Implémentation logique : On se propose une stratégie pour élaborer avec des portes AND et OR une sortie binaire qui passe à 1 lorsque au moins 3 bits sur 4 (b4 b3 b2 b1) sont à 1 : on procède par une dichotomie, c est-à-dire en divisant en deux groupes de deux bits, sur lesquels sont mis en place des choix de premier niveau. On les réunit ensuite pour avoir la logique combinatoire globale. c) Dans l optique d un FPGA, la fonction «3 bits sur 4 à 1» sera implémentée dans le FPGA par une «LUT» (Look-Up Table). Quelle taille aura cette LUT? Sur quelle taille de matrice (M N) se définit sa consultation? Que devient cette taille si l on cherche à avoir toutes les fonctions «k bits sur 4 sont à 1» pour toutes les valeurs de k pertinentes? Exercice II: CNA, repérage de défauts importants. a) On considère un CNA de 8 bits, et on trace sa caractéristique de transfert V out en fonction de l entrée x b = (b7 b0). On obtient la caractéristique suivante : a1- Quel est le type de défaut? a2- Sur quel bit porte-t-il? a3- Quelle est le signe de l erreur sur le courant I k correspondant? a4- Cela correspond-t-il dans le circuit à une piste résistive trop large ou trop étroite? Année TD ETI 2S

14 b) Même question sur la séquence ci-contre : quel bit? quel défaut? c) Comment se traduirait le bit b6 forcé à 0? (circuit coupé). On tracera d abord l apport de courant attendu de ce bit. d) Complément : Quel peut être l intérêt pour le test rapide et «visuel» d un circuit CNA d imposer en entrer l équivalent de la fonction cos( t)exp(-t/ )? Mettre sous la forme cos( t)2 -Kt et discuter du choix de K par rapport à T=2 /. Exercice III: Compteurs et diviseurs. a) Que fait le dispositif «PSC» cicontre au signal CLK en fonction des deux entrées du MUX, A et B? (huit bascules D avec sorties Q et complémentaire, deux entrées A, B sur un MUX 4 1) b) Que produit sur sa sortie S le dispositif CNTN ci-contre en fonction de CLK et de N? c) On implémente la chaine ci-dessous : f o=clk PSC(AB) CNTN(b15 b0) signal S La fréquence de l horloge d entrée est f o= 14 MHz. Quelles sont les fréquences accessibles sur S via le choix de N, pour AB b= 00? Même question pour les trois autres choix de AB b? d) Combien de façon y a-t-il de réaliser les fréquences de signal S suivantes : f S=200 Hz, 20 Hz, 2 Hz? e) Quel est l avantage (en termes de marge de modification) de viser la plus grande division de PSC? de viser la plus petite? Exercice IV: Traceur vectoriel de trait graphique. On fait un compteur qui décrit successivement les adresses «X» d une mémoire video (dont l adresse est bidimensionnelle : X,Y) sur N=10 bits. a) Quelles sont les fonctions des bascules sous-jacentes au compteur permettant de commencer le comptage en une valeur X o arbitraire? Année TD ETI 2S

15 b) On cherche maintenant à augmenter Y et écrire des points (un 1 si blanc, ou un 0 si noir) de façon à décrire un segment de droite ayant n importe quelle pente p fractionnaire, en se limitant toutefois aux pentes p inférieure ou égale à 1. (La raison est qu on accède aux pentes > 1 en inversant les axes) Préciser d abord avec 10 bits la taille de l écran en pixel (autant de pixels en X qu en Y, pour simplifier). On se base sur le schéma suivant : c) En se basant sur des écarts d un pixel en Y et aucun en X, autour de la grande diagonale à 45 sur l écran, quelle est le plus petit écart de pente p repérable autour de p=1? Sur combien de bits N o convient-il de coder p pour pouvoir varier la pente de p? d) Si l on est plus exigeant, on veut que le décrochement de la grande diagonale puisse se produire avec une grande finesse. On prendra comme exemple la situation de la grande diagonale en partant de (0,0) et en s arrêtant près du pixel central d adresses X =Y= b : si un décrochement (cf. schéma grossi d une droite) se produit à ce pixel ou au pixel voisin (+1 en X ET +1 en Y par exemple), quel est l écart p à coder? Combien de bits N faut-il alors? e) On code donc un additionneur sur N >N bits. On se sert de cette additionneur pour qu il produise par ses N bits de poids fort l adresse Y lorsque X augmente de 1, en ajoutant à chacun de ces incréments de X un nombre de N bits. En vous basant sur un scénario juste en-dessous de la grande diagonale, proposer la valeur de N en décrivant le fonctionnement de ce système aux stades les plus pertinents. f) Qu y a-t-il de particulier concernant les ventilateurs sur les cartes graphiques haut de gamme? Année TD ETI 2S