Fabrication, mesure et simulation des puces atomiques III-Vlab Marcoussis WP Projet: P3N CATS

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1 Fabrication, mesure et simulation des puces atomiques III-Vlab Marcoussis WP2.2.2 Equipe technologie GaN Equipe conception hyper GaN Projet: P3N CATS 2 décembre 2010

2 Masque de lithographie Compatible 2 pouces et 3 pouces (4 et 12 puces respectivement) 2 polarités disponibles (résine positive et négative) Plots pour l électrolyse, numérotation des puces et plots, motifs de test de lithographie, repérage de découpe. Réseau de fils de 100µm + 3 fils centraux (25, 50 et 100µm) Nappe 2 pouces 3 pouces 2

3 Fabrication des puces atomiques Process flow Nettoyage des wafers (solvants) Lithographie (contraintes d épaisseur, de définition et de rendement) Métallisation: couche d accroche + barrière de diffusion + Au épais Retrait de la résine Traitement thermique (optionnel) Vérification optique et mesure de rugosité (interférométrie ou AFM) Découpe des puces à la scie diamantée (Si et SiC) 3

4 Fabrication des Puces atomiques 2 types de substrats: SiC (400µm) et SiO2 PECVD 200nm /Si (600µm) 2 types de technologies: Technologie Au electrolytique W/Au/Ti pulvérisé R Fil R Litho: résine épaisse >10µm, 365nm contact + plasmas Au electrolytique 10µm Déconstruction (résine et couche de germination) Technologie Au évaporé Litho: bicouche résine 6µm pour lift-off, 356nm contact Evaporation par canon à électron R Fil R (Ti/Pt/Au, 50nm/50nm/3µm) Lift-off par solvants L évaporation/lift-off permet une meilleure résolution, définition, rugosité mais une épaisseur inférieure. 4

5 Process Puces, wafers 3 Evaporation 3µm Substrat SiC Substrat SiO2(PECVD)/Si 5

6 Pistes évaporées 25, 50 et 100µm 6

7 Rugosité de surface de l Au électrolytique (interférométrie) Mesure sur 300x300µm, substrat SiC Outil: FOGALE Paramètres 2D de la surface - Unwrap Fast Param Value Unit Taille X um Taille Y um Sa nm Sq nm St um Sp um Sv um Ssk um Sku um Rx mm Ry mm Rm mm Valeur moyenne: um 7

8 Mesure sur 5x5µm, substrat SiC Rugosité de surface du métal (AFM) Interférométrie en limite sur métal évaporé AFM plus approprié Au évaporé: Ra = 7nm Au électrolytique: Ra = 77nm 8

9 Amélioration de la lithographie Résine bicouche LOR30 + S18xx (4µm) Procédé opérationnel mais Viscosité élevée de la résine LOR30 (effets en bord de wafer) Epaisseur limitée Bicouche ou tricouche (dégrade le rendement) Résine négative nlof 2070 (7µm) Amélioration du contact avec le masque (réduction des effets de bord) Amélioration du rendement (monocouche) Possibilité de dépôt métallique plus épais si nécessaire 9

10 Mesure des fils Au Mesures I-V (4 pointes) Géométrie du fil: longeur =1.4mm, largeur = 100µm, épaisseur = 3µm (Au) Mesure: Re = f(u.i) afin de comparer la résistance thermique des 2 configurations (Si/SiO2 et SiC) à travers ρ Au = f (T). Montage testé à ATL Collage de la puce sur embase métallique (pâte thermique) Montage type hublot 1D Conduction thermique latérale Puces livrées à IOGS 2 sur SiC et 2 sur SiO2/Si Evap 3µm avec fils de 25, 50 et 100µm. 10

11 Mesure R(P) sur fil 100µm Mesure Fil 1.4mm, 100µm x 3µm I-V jusquà 1A (~1W) Balayage I-V lent (régime quasi continu) 1,08 R ~1Ω 1,06 Comparaison SiO2/Si et SiC Rth au moins 2 fois inférieure pour SiC 1,04 Gain sous estimé car montage non optimisé Estimation de 1A sur SiC Augmentation ~10 C avec α Au = K -1 (+20 C pour Si) Améliorations nécessaires Brasure de la puce Courant supérieur ce (Ω) Resistanc 1,02 1,00 0,98 0,96 1,04 Ω 0,96 Ω support "arche" SiO 2 /Si 600µm Pente 0,06 Pente 0,03 0,0 0,2 0,4 0,6 0,8 Puissance (W) SiC 400µm 11

12 Simulation Electromagnétique 12

13 Simulation Electromagnétique 13

14 Conclusions Procédé de fabrication des puces atomique de test validé Rugosité améliorée (évaporation) Définition améliorée (évap/lift-off) Lithographie améliorée (nlof) Méthode de mesure validée La mesure courant-tension en configuration 4 pointes permet de mesurer R(P) et d estimer la température au niveau du fil (T et Rth). Nécessité d étendre la gamme de courant (>1A) et optimiser le montage Avantage thermique du SiC mesuré Résistance thermique globale /2 Nécessité de braser les puces Simulations thermiques en cours Simulation électromagnétique validée La technologie, la mesure et la simulation sont prêtes pour un nouveau design de puce. 14