Architecture des ordinateurs

Transcription

1 Architecture des ordinateurs (X31I050) Frédéric Goualard Laboratoire d'informatique de Nantes-Atlantique, UMR CNRS 6241 Bureau 112, bât. 11 Architecture des ordinateurs v. 7, /203

2 Instructions & chemins de données Architecture des ordinateurs v. 7, /203

3 Création d'un processeur Dénition d'un jeu d'instructions : Instructions disponibles? Jeu complet Implémentation ecace (Facile d'utilisation) Type de jeu d'instructions? Registres, mémoire, pile Représentation en mémoire? Architecture des ordinateurs v. 7, /203

4 Types de jeux d'instructions A 3 + 5? Machine à pile Machine à accumulateur Machine à registres PUSH X LOAD X LOAD R i, X top(pile) X acc X R i X POP X STORE X STORE R i, X X top(pile) X acc X R i ADD ADD X ADD R i, R j, R k POP t 2 ; POP t 1 acc acc + X R i R j + R k PUSH t 1 + t 2 push 3 load 3 load R1, 3 push 5 add 5 load R2, 5 add store A add R3, R1, R2 pop A store R3, A Architecture des ordinateurs v. 7, /203

5 Choix du type de jeu d'instructions Registres (add r0, r1, r2). Simplicité, nombre de cycles Augmente le nombre d'instructions d'un programme Registre/mémoire (add r0, MEM). Bonne densité du code, pas besoin de chargement des données Destruction d'un opérande, nombre de cycles variable Mémoire/mémoire (add MEM0, MEM1, MEM2). Code très compact (pas de load/store) Problème d'accès mémoire Architecture des ordinateurs v. 7, /203

6 Adressage mémoire Endianness Contraintes d'alignement Modes d'adressage : Modes Exemple (non MIPS) Sens Registre add r0, r1, r2 r 0 r 1 + r 2 Immédiat add r0, 4 r 0 r Direct add r0, (0x1001) r 0 r 0 + MEM[0x1001] Indirect add r0, (r1) r 0 r 0 + MEM[r 1 ] Basé add r0, 10(r1) r 0 r 0 + MEM[r ] Indexé add r0, (r1+r2) r 0 r 0 + MEM[r 1 + r 2 ] Architecture des ordinateurs v. 7, /203

7 Formats d'instructions MIPS Opcode rs rt rd 10 6 decval 5 0 fonct Format R add, sub, Opcode rs rt 15 0 Imm16 Format I lw, sw, addi, beq, Opcode 25 0 Adresse Format J jal, j,... Architecture des ordinateurs v. 7, /203

8 Le processeur Vision simpliée du chemin de données rd rs / rt Séquenceur R[rt] Banc de registres R[rs] UAL Res Oper PC add rd, rs, rt sub rd, rs, rt Processeur RAM Architecture des ordinateurs v. 7, /203

9 Conception d'un processeur Architecture du jeu d'instruction Langage Transfert de Registres (RTL) RTL Composants du chemin de données Interconnection des composants Composants du chemin de données Signaux de contrôles Signaux de contrôles Logique de contrôle Architecture des ordinateurs v. 7, /203

10 Exemple : un sous-ensemble de MIPS Addition et soustraction add rd, rs, rt sub rd, rs, rt Ou immédiat ori rt, rs, imm16 Chargement et rangement lw rt, imm16(rs) sw rt, imm16(rs) Branchement conditionnel beq rs, rt, imm16 Saut inconditionnel j adr Architecture des ordinateurs v. 7, /203

11 Processeur simplié PC Adresse instruction Mémoire d'instructions Instruction rd rs rt Imm add rd, rs, rt sub rd, rs, rt ori rt, rs, imm16 lw rt, imm16(rs) sw rt, imm16(rs) beq rs, rt, imm16 j adr Banc de registres de bits UAL Adresse donnée Donnée In Mémoire de données Donnée Out Architecture des ordinateurs v. 7, /203

12 RTL : l'instruction lw Opcode rs rt 15 0 Imm16 Format I lw rt, imm16(rs) 1. MEM[PC] Extraire l'instruction de la mémoire 2. PC PC + 4 Calcul adresse prochaine instruction 3. Adr R[rs] + SignExt(Imm16) Calcul de l'adresse mémoire 4. R[rt] MEM[Adr] Chargement de la donnée Architecture des ordinateurs v. 7, /203

13 RTL : l'instruction add Opcode rs rt rd 10 6 decval 5 0 fonct Format R add rd, rs, rt 1. MEM[PC] Extraire l'instruction de la mémoire 2. PC PC + 4 Calcul adresse prochaine instruction 3. R[rd] R[rs] + R[rt] Addition Architecture des ordinateurs v. 7, /203

14 RTL : l'instruction ori Opcode rs rt 15 0 Imm16 Format I ori, rt, rs, imm16 1. MEM[PC] Extraire l'instruction de la mémoire 2. PC PC + 4 Calcul adresse prochaine instruction 3. R[rt] R[rs] ZeroExt(Imm16) Ou bit-à-bit Architecture des ordinateurs v. 7, /203

15 RTL : l'instruction j Opcode 25 0 Adresse Format J j adr 1. MEM[PC] Extraire l'instruction de la mémoire 2. PC<31:2> (PC<31:28> << 26) Adresse<25:0> Calcul adresse saut Architecture des ordinateurs v. 7, /203

16 Briques de base du processeur simplié A CarryIn WriteEnable RegWr Rw Ra Rb B A Adder CarryOut ALUctr ALU Sum Result DataIn N R e g i s t r e N DataOut BusW Banc de registres de bits BusA BusB B Zero MemWr Address A B C DataIn Mémoire DataOut Architecture des ordinateurs v. 7, /203

17 L'unité de Fetch Extraction de l'instruction courante et mise à jour de PC PC Next address logic PC = PC + 4 ou PC = autre Mémoire instructions Instruction Architecture des ordinateurs v. 7, /203

18 Chemin de données pour add/sub Opcode rs rt rd 10 6 decval 5 0 fonct RegWr Rw Ra Rb BusW BusA ALUctr Banc de registres de bits BusB ALU Result Architecture des ordinateurs v. 7, /203

19 Chemin de données pour ori Opcode rs rt rd 10 6 decval 5 0 fonct Opcode rs rt 15 0 Imm16 Rd Rt RegDst RegWr Rs Rt BusW BusA ALUctr Banc de registres de bits Imm16 BusB 16 ZeroExt ALUsrc ALU Result Architecture des ordinateurs v. 7, /203

20 Chemin de données pour lw/sw Opcode rs rt rd decval fonct Opcode rs rt Imm16 Rd Rt RegDst RegWr Rs Rt BusW BusA ALUctr MemtoReg Banc de registres de bits Imm16 BusB 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire Architecture des ordinateurs v. 7, /203

21 Calcul de PC PC : adresse sur bits de l'instruction suivante Chaque instruction est sur 4 octets 2 bits de poids faible toujours nuls PC stocké sur 30 bits Modication de PC : Séquentiel. PC<29:0> PC<29:0> + 1 Saut relatif. PC<29:0> PC<29:0> SignExt(Imm16) Saut absolu. PC<29:0> PC<29:26> Adresse<25:0> Mémoire adressée sur bits : PC<29:0> << 2 Architecture des ordinateurs v. 7, /203

22 Instruction Fetch Unit 30 PC 30 "1" 4 PC<31:28> Target 26 Instruction<25:0> Adder "00" Addr<31:2> Addr<1:0> Mémoire Imm16 Instruction<15:0> SignExt 30 Adder 30 Branch Zero Jump Instruction<31:0> Architecture des ordinateurs v. 7, /203

23 Chemin de données à cycle unique RegDst Rd Rt Branch Jump Instruction Fetch Unit Instruction<31:0> <15:11> <20:16> <25:21> <15:0> RegWr Rs Rt Rt Rs Rd Imm16 BusW BusA ALUctr Zero MemtoReg Banc de registres de bits Imm16 BusB 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire Détermination des signaux en fonction des instructions Architecture des ordinateurs v. 7, /203

24 Chemin de données à cycle unique RegDst 8 10 Branch Jump Instruction Fetch Unit Instruction<31:0> <15:11> <20:16> <25:21> <15:0> RegWr x4020 BusW $t1 ALUctr Zero MemtoReg Banc de registres de bits 0x4020 $t2 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire add $t0, $t1, $t Détermination des signaux en fonction des instructions Architecture des ordinateurs v. 7, /203

25 Chemin de données à cycle unique RegDst 0 8 Branch Jump Instruction Fetch Unit Instruction<31:0> <15:11> <20:16> <25:21> <15:0> RegWr BusW $t1 ALUctr Zero MemtoReg Banc de registres de bits 4 $t0 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire ori $t0, $t1, Détermination des signaux en fonction des instructions Architecture des ordinateurs v. 7, /203

26 Chemin de données à cycle unique RegDst 0 8 Branch Jump Instruction Fetch Unit Instruction<31:0> <15:11> <20:16> <25:21> <15:0> RegWr BusW $t1 ALUctr Zero MemtoReg Banc de registres de bits 4 BusB 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire lw $t0, 4($t1) Détermination des signaux en fonction des instructions Architecture des ordinateurs v. 7, /203

27 Chemin de données à cycle unique RegDst 0 9 Branch Jump Instruction Fetch Unit Instruction<31:0> <15:11> <20:16> <25:21> <15:0> RegWr BusW BusA ALUctr Zero MemtoReg Banc de registres de bits 24 BusB 16 Extender ALUsrc ALU ExtOP (ZeroExt ou SignExt) MemWr Mémoire beq $t0, $t1, Détermination des signaux en fonction des instructions Architecture des ordinateurs v. 7, /203

28 Processeur mono-cycle et multi-cycle Processeur mono-cycle Simple à implémenter Temps de cycle dépend de l'instruction la plus longue Solution : Décomposer chaque instruction en étapes exécutées en un cycle : processeur multi-cycle Architecture des ordinateurs v. 7, /203

29 Processeur mono-cycle et multi-cycle Processeur mono-cycle lw, x 0 $t2 EXEC Simple à implémenter EXECution Temps de cycle dépend de l'instruction la plus x 1 longue x Solution IF : Instruction Fetch ID Instruction Decode (+ Register Fetch) Décomposer..10 chaque instruction en étapes exécutées en un cycle : processeur multi-cycle WBK Write BacK $t1 x 2 lw $t1, 8($t2) # $t1 MEM[$t2+8] MEM MEMory Read/Write x 2 MEM[x 1 ] Architecture des ordinateurs v. 7, /203

30 Processeur mono-cycle et multi-cycle Processeur mono-cycle add, x 0 $t1, x 1 $t2 EXEC Simple à implémenter EXECution Temps de cycle dépend de l'instruction la plus x 2 longue x 0 + x 1 Solution IF : Instruction Fetch ID Instruction Decode (+ Register Fetch) Décomposer..01 chaque instruction en étapes exécutées en un cycle : processeur multi-cycle WBK Write BacK $t0 x 2 add $t0, $t1, $t2 # $t0 $t1+$t2 MEM MEMory Read/Write Architecture des ordinateurs v. 7, /203

31 Processeur mono-cycle et multi-cycle Processeur mono-cycle Simple à implémenter Temps de cycle dépend de l'instruction la plus longue Solution : Décomposer chaque instruction en étapes exécutées en un cycle : processeur multi-cycle Optimisation : optimiser l'utilisation des unités fonctionnelles : pipeline Architecture des ordinateurs v. 7, /203