Architecture Logicielle et matérielle
|
|
|
- Fernande Léger
- il y a 6 ans
- Total affichages :
Transcription
1 Architecture Logicielle et matérielle Cours 9 : interruptions et pipeline d après un cours de Nicolas Louvet Laure Gonnord Laure.Gonnord@univ-lyon1.fr Licence d info - Université Lyon 1 - FST
2 Interruptions 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
3 Interruptions Problématique : exemple des E/S 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
4 Interruptions Problématique : exemple des E/S Une question de vitesse Les E/S se déroulent beaucoup plus lentement que le processeur n est capable d exécuter des instructions. Exemple : Supposons que le programme utilisateur effectue des opérations d écriture WRITE sur une imprimante : à chaque WRITE : préparer l E/S, en copiant des données ; réaliser effectivement l E/S sur le périphérique ; retourner des informations de succès ou l échec. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
5 Interruptions Problématique : exemple des E/S Dessins! Prog stoppé, l UCT reste inactive pendant que l E/S est réalisée. long!! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
6 Interruptions Problématique : exemple des E/S Dessins! Prog stoppé, l UCT reste inactive pendant que l E/S est réalisée. long!! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
7 Interruptions Problématique : exemple des E/S Mécanisme d interruption Pour les E/S : les unités d E/S : signal d interruption l UCT ; UCT : suspension + lance la gestion de l interruption ; UCT : reprise de l exec du programme initial. Possibilité aux unités extérieures d interrompre le programme en cours. OS : gestionnaires d interruption (mode protégé) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
8 Interruptions Problématique : exemple des E/S Une phase de vérification des interruptions est ajoutée au cycle d instruction : Début de l exécution Chargement d une instruction Interruptions interdites Exécution de l instrution chargée Interruptions autorisées Vérification des interruptions Fin de l exécution L UCT vérifie si de nouveaux signaux sont en attente : pas de signal : chargement de l ins. suivante ; si une interruption doit être traitée, exécution suspendue, contexte sauvegardé en mémoire centrale, Rque : possibilité d ignorer les interruptions. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
9 Interruptions Problématique : exemple des E/S Retour à l exemple L UCT peut se consacrer à l exécution du programme pendant que l E/S est traitée. L appel à WRITE ne provoque que l exécution de la partie «préparation» de l E/S sur l UCT. L unité d E/S se charge ensuite de réaliser l E/S. Lorsque le traitement de l E/S est achevé, l unité d E/S envoye un signal d interruption, le programme en cours est interrompu, l UCT récupère et traite les informations de retour de l E/S. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
10 Interruptions Problématique : exemple des E/S Dessin! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
11 Interruptions Problématique : exemple des E/S Un mécanisme fréquent A chaque fois qu il y a interaction d un programme avec un périphérique, le mécanisme des interruptions est utilisé : ce mécanisme est utilisé pour toute synchronisation entre l exécution d un programme sur le processeur et les événements qui lui sont périphériques. Le mécanisme des interruptions est utilisé plus généralement pour la gestion de tout événement asynchrone. Les causes de ces événements peuvent être externes à l UCT, comme on l a déjà vu, mais aussi internes. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
12 Interruptions Différentes classes d intructions 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
13 Interruptions Différentes classes d intructions Différentes classes 1/2 Interruption d E/S : réussite ou échec d une opération d E/S. Exception : quand un problème survient lors de l exéc. d une instruction. Ex : dépassement de capacité, division par 0, accès d un programme à une zone mémoire interdite. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
14 Interruptions Différentes classes d intructions Différentes classes 2/2 Interruption logicielle : le jeu d instruction comprend généralement une instruction (INT sur x86, TRAP sur 68000) permettant de provoquer une interruption du programme, pour faire appel à un gestionnaire d interruption mis en place par le système d exploitation. Ex : les appels systèmes des OS, comme read/write sous Linux. Interruption par un timer : il est possible que le signal d interruption soit généré par une horloge du processeur. Ex : cela permet au système d exploitation de reprendre périodiquement la main sur les programmes en cours d exécution sur l ordinateur. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
15 1 Interruptions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
16 Technique du pipeline 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
17 Technique du pipeline Technique du pipeline Rappel phases d instruction (ici 1 cycle par phase) : FE (fetch) : chargement de l instruction depuis la mémoire centrale. DE (decode) : décodage de l instruction (UCT) EX (execute) : exécution SR (store result) : écriture des résultats en mémoire centrale. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
18 Technique du pipeline Rappel chemin de données chemin de donnees fetch UCT memoire bus decode execute unite de controle store result Jusqu à présent on a considéré les 4 phases sucessivement Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
19 Technique du pipeline Exemple exec programme On considère le programme suivant, donné en langage d assemblage : ADD R4, R1, R0 SUB R5, R3, R1 MUL R6, R2, R1 ADD R7, R1, R3 ; R4 <- R1 + R0 ; R5 <- R3 - R1 ; R6 <- R2 * R1 ; R7 <- R1 + R3 ADD R4, R1, R0 SUB R5, R3, R1 MUL R6, R2, R1 ADD R7, R1, R3 FE DE EX SR FE DE EX SR FE DE EX SR FE DE EX SR cycles Le programme s exécute au total en 16 cycles. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
20 Technique du pipeline Exec pipelinée à 4 étages Activation des 4 unités à chaque cycle : Au cycle 1, la phase FE de l ins. 1 est traitée. Au cycle 2, la phase DE de l ins. 1, et la phase FE de l ins. 2 sont traitées.... instruction ADD R7, R1, R3 MUL R5, R2, R1 SUB R5, R3, R1 ADD R4, R1, R0 FE DE EX SR FE DE EX SR FE DE EX SR FE DE EX SR cycles Désormais, le programme s exécute en 7 cycles! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
21 Technique du pipeline Caractéristiques des chemins de données pipelinés Plus généralement, on dit que le chemin de données forme un pipeline à k 2 étages lorsque : les instructions possédent un cycle d instruction commun de k phases, le chemin de données se décompose en k unités fonctionnelles, chacune traitant indépendamment l une des phases du cycle d instruction, les unités du chemin de données sont activées à chaque cycle par l UC. Idéalement, une instruction termine son exécution à chaque cycle d horloge : on peut vérifier que n 1 instructions s exécutent donc en n + k 1 cycles. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
22 Technique du pipeline Exemples de machines Tous les processeurs «généralistes» produits depuis le milieux des années 1980 sont pipelinés : Intel Pentium 2 : 14 étages. Intel Pentium 3 : 10 étages. Intel Pentium 4 : 20 à 31 étages (différentes versions). Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
23 Le problème des dépendances 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
24 Le problème des dépendances Problème 1 : le temps Cependant, il faut nuancer : il n est pas toujours possible de terminer l exécution d une instruction à chaque cycle. Il y a plusieurs raisons à cela : Il n est pas réaliste de supposer que les instructions d accès à la mémoire vont toutes être réalisées en k cycles. On a vu que la latence de l accès à la mémoire peut être variable (cache-hit / cache-miss). Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
25 Le problème des dépendances Dépendance 1 : données Il existe entre les instructions des dépendances de données : une instruction j dépend d une instruction i si l instruction i produit un résultat qui est un opérande source de l instruction j. Par exemple : ADD R2, R0, R1 ADD R3, R2, R1 La seconde instruction ne pourra pas commencer sa phase de EX dans le pipeline tant que la première n aura pas passé la phase SR. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
26 Le problème des dépendances Exemple LD R1, a LD R2, b ADD R4, R1, R2 LD R3, c ADD R5, R4, R3 ST R5, d ; R1 <- mem[a] ; R2 <- mem[b] ; R4 <- R1+R2 ; R3 <- mem[c] ; R5 <- R4+R3 ; mem[d] <- R5 On suppose que la phase EX d une instruction commence au cycle qui suit la phase SR de l instruction dont elle dépend : instruction ST R5, d FE DE EX SR acces memoire ADD R5, R4, R3 FE DE EX SR LD R3, c FE FE FE DE EX SR ADD R4, R1, R2 FE FE DE DE DE EX SR LD R2, b FE DE DE EX EX SR dep. de donnee LD R1, a FE DE EX EX SR DE cycles 12 cycles (cas favorable 9) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
27 Le problème des dépendances Dépendances 2 : de nom Dépendance de nom : : même nom, mais pas de circulation de données. Les dépendances de nom peuvent être supprimées à l aide d une technique appelée renommage : LD R1, a LD R1, a ADD R1, R1, 1 LD R2, b ST R1, aa ADD R1, R1, 1 LD R1, b ADD R2, R2, 1 ADD R1, R1, 1 ST R1, aa ST R1, bb ST R2, bb programmeur, compilation, ou processeur (registres) Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
28 Le problème des dépendances Dépendance 3 : contrôle 1/2 Dépendance de contrôle : une telle dépendance existe lorsque l exécution d une instruction est conditionnée par une instruction de branchement. add: loop: endloop: ADD R2,R0,0 NOT R3,R1 ADD R3,R3,1 ADD R3,R2,R3 BRp endloop ; branchement de sortie de boucle LDR R3,R2,0 ADD R3,R3,1 STR R3,R2,0 ADD R2,R2,1 BR loop ; branchement vers le début de boucle RET Ralentissement Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
29 Le problème des dépendances Dépendance de contrôle - 2/2 Les dépendances de contrôle ne peuvent pas être supprimées, et peuvent ralentir l exécution des instructions dans le pipeline. Une solution simple est que le pipeline cesse de charger de nouvelles instructions tant que l instruction de branchement n est pas traitée. Une technique appelée prédiction de branchement permet cependant d améliorer le traitement des branchements conditionnels dans le cas moyen. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
30 Le problème des dépendances Conclusion - parallélisme d instruction On vient de voir que : on ne peut pas faire se chevaucher très bien l exécution de deux instructions présentant des dépendances entre-elles ; un ensemble d instructions indépdendantes peut s exécuter très efficacement dans un pipeline. le parallélisme d instructions est exploitée en partie par le pipeline (mais on peut faire mieux). Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
31 Exécution superscalaire 1 Interruptions Problématique : exemple des E/S Différentes classes d intructions 2 Exploitation du parallélisme d instruction Technique du pipeline Le problème des dépendances Exécution superscalaire Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
32 Exécution superscalaire Exécution superscalaire Une autre technique pour exploiter le parallélisme d instruction est celle de l exécution supercalaire. On suppose maintenant que : l unité FE est capable de charger deux instructions à chaque cycle ; l unité DE de sélectionne, parmi l ensemble des instructions chargées, deux instructions dont les opérandes sont prêts ; le chemin de données comporte deux unités EX, et est donc capable d exécuter deux instructions en paralléle. Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
33 Exécution superscalaire Super scalaire fetch decode execute execute store result Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
34 Exécution superscalaire Sur l exemple ADD R4, R1, R0 SUB R5, R3, R1 MUL R6, R2, R1 ADD R7, R1, R3 ; R4 <- R1 + R0 ; R5 <- R3 - R1 ; R6 <- R2 * R1 ; R7 <- R1 + R3 ADD R7, R1, R3 MUL R5, R2, R1 SUB R5, R3, R1 ADD R4, R1, R0 instruction FE DE EX SR FE DE EX SR FE DE EX SR FE DE EX SR cycles 5 cycles! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
35 Exécution superscalaire Conclusion Les processeurs modernes ont une série de composants architecturaux qui permettent d exploiter un maximum le parallélisme d instructions. Une partie du travail est laissé au compilateur RDV en MIF12! Laure Gonnord (L2/FST/Univ Lyon1) ArchiL2 (LIF6) Cours 09 : interruptions/ pipeline / 34
Exécution des instructions machine
Exécution des instructions machine Eduardo Sanchez EPFL Exemple: le processeur MIPS add a, b, c a = b + c type d'opération (mnémonique) destination du résultat lw a, addr opérandes sources a = mem[addr]
Mesure de performances. [Architecture des ordinateurs, Hennessy & Patterson, 1996]
![Mesure de performances. [Architecture des ordinateurs, Hennessy & Patterson, 1996]](/thumbs/23/1769821.jpg "Mesure de performances. [Architecture des ordinateurs, Hennessy & Patterson, 1996]")
Mesure de performances [Architecture des ordinateurs, Hennessy & Patterson, 1996] Croissance des performances des microprocesseurs Avant le milieu des années 80, le gain dépendait de la technologie. Après,
Initiation au HPC - Généralités
Initiation au HPC - Généralités Éric Ramat et Julien Dehos Université du Littoral Côte d Opale M2 Informatique 2 septembre 2015 Éric Ramat et Julien Dehos Initiation au HPC - Généralités 1/49 Plan du cours
1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants :
GIF-3002 SMI et Architecture du microprocesseur Ce cours discute de l impact du design du microprocesseur sur le système entier. Il présente d abord l architecture du cœur ARM Cortex M3. Ensuite, le cours
Architecture des ordinateurs
Architecture des ordinateurs Cours 4 5 novembre 2012 Archi 1/22 Micro-architecture Archi 2/22 Intro Comment assembler les différents circuits vus dans les cours précédents pour fabriquer un processeur?
Assembleur. Faculté I&C, André Maurer, Claude Petitpierre
Assembleur Faculté I&C, André Maurer, Claude Petitpierre INTRODUCTION Logiciel utilisé Faculté I&C, André Maurer, Claude Petitpierre MEMOIRE Mémoire Faculté I&C, André Maurer, Claude Petitpierre Mémoire
Systèmes et traitement parallèles
Systèmes et traitement parallèles Mohsine Eleuldj Département Génie Informatique, EMI eleuldj@emi.ac.ma 1 Système et traitement parallèle Objectif Etude des architectures parallèles Programmation des applications
Fonctionnement et performance des processeurs
Fonctionnement et performance des processeurs Eric Cariou Université de Pau et des Pays de l'adour Département Informatique Eric.Cariou@univ-pau.fr 1 Plan Fonctionnement des processeurs Unités de calcul
Temps Réel. Jérôme Pouiller <j.pouiller@sysmic.org> Septembre 2011
Temps Réel Jérôme Pouiller Septembre 2011 Sommaire Problèmatique Le monotâche Le multitâches L ordonnanement Le partage de ressources Problèmatiques des OS temps réels J. Pouiller
Rappels d architecture
Assembleur Rappels d architecture Un ordinateur se compose principalement d un processeur, de mémoire. On y attache ensuite des périphériques, mais ils sont optionnels. données : disque dur, etc entrée
Compilation (INF 564)
Présentation du cours Le processeur MIPS Programmation du MIPS 1 Compilation (INF 564) Introduction & architecture MIPS François Pottier 10 décembre 2014 Présentation du cours Le processeur MIPS Programmation
Manuel d'installation de GESLAB Client Lourd
Manuel d'installation GESLAB Client Lourd Référence Date de la dernière mise à jour Rédigé par Objet GESLAB_MINS_TECH_Manuel d'installation GESLAB Client 15/04/2013 Steria Manuel d'installation de GESLAB
Informatique Industrielle Année 2004-2005. Architecture des ordinateurs Note de cours T.Dumartin
Informatique Industrielle Année 2004-2005 Architecture des ordinateurs Note de cours T.Dumartin 1 GENERALITES 5 1.1 INTRODUCTION 5 1.2 QU ENTEND-T-ON PAR ARCHITECTURE? 5 1.3 QU EST CE QU UN MICROPROCESSEUR?
ANALYSE DE TEMPS D EXÉCUTION POUR DES APPLICATIONS TEMPS-RÉEL CHRISTINE ROCHANGE. Plan. Niveau de criticité. Système temps-réel
Plan Système temps-réel et temps d exécution pire cas NLYS TMPS XÉUTION POUR S PPLITIONS TMPS-RÉL HRISTIN ROHNG 1 cole thématique cole RHI 07 thématique 19-23 mars RHI 07 2007 omment évaluer le WT d une
Licence Sciences et Technologies Examen janvier 2010
Université de Provence Introduction à l Informatique Licence Sciences et Technologies Examen janvier 2010 Année 2009-10 Aucun document n est autorisé Les exercices peuvent être traités dans le désordre.
Introduction aux systèmes temps réel. Iulian Ober IRIT ober@iut-blagnac.fr
Introduction aux systèmes temps réel Iulian Ober IRIT ober@iut-blagnac.fr Définition Systèmes dont la correction ne dépend pas seulement des valeurs des résultats produits mais également des délais dans
DU BINAIRE AU MICROPROCESSEUR - D ANGELIS CIRCUITS CONFIGURABLES NOTION DE PROGRAMMATION
145 NOTION DE PROGRAMMATION 1/ Complétons notre microprocesseur Nous avons, dans les leçons précédentes décrit un microprocesseur théorique, cependant il s inspire du 6800, premier microprocesseur conçu
Architecture des Ordinateurs. Partie II:
Architecture des Ordinateurs Partie II: Le port Floppy permet le raccordement du lecteur de disquette àla carte mère. Remarque: Le lecteur de disquette a disparu il y a plus de 6 ans, son port suivra.
Tout savoir sur le matériel informatique
Tout savoir sur le matériel informatique Thème de l exposé : Les Processeurs Date : 05 Novembre 2010 Orateurs : Hugo VIAL-JAIME Jérémy RAMBAUD Sommaire : 1. Introduction... 3 2. Historique... 4 3. Relation
Travail personnel sur ordinateur
Travail personnel sur ordinateur Travail personnel sur ordinateur Travail personnel sur ordinateur Clé USB LP329 sous Windows Clé USB LP329 sous Windows - startlinux Clé USB LP329 sous Windows LP329share
Architecture des ordinateurs Introduction à l informatique
Architecture des ordinateurs Introduction à l informatique 17 septembre 2004 1 2 3 4 5 6 Les interrupteurs... 0V 5V Ce sont des composants électroniques qui laissent pser un courant principal lorsque la
IV- Comment fonctionne un ordinateur?
1 IV- Comment fonctionne un ordinateur? L ordinateur est une alliance du hardware (le matériel) et du software (les logiciels). Jusqu à présent, nous avons surtout vu l aspect «matériel», avec les interactions
Cours de Systèmes d Exploitation
Licence d informatique Synchronisation et Communication inter-processus Hafid Bourzoufi Université de Valenciennes - ISTV Introduction Les processus concurrents s exécutant dans le système d exploitation
Cours 1 : La compilation
/38 Interprétation des programmes Cours 1 : La compilation Yann Régis-Gianas yrg@pps.univ-paris-diderot.fr PPS - Université Denis Diderot Paris 7 2/38 Qu est-ce que la compilation? Vous avez tous déjà
Exécutif temps réel Pierre-Yves Duval (cppm)
Exécutif temps réel Pierre-Yves Duval (cppm) Ecole d informatique temps réel - La Londes les Maures 7-11 Octobre 2002 Plan Exécutif Tâches Evénements et synchronisation Partage de ressources Communications
Architecture des calculateurs
Formation en Calcul Scientifique - LEM2I Architecture des calculateurs Violaine Louvet 1 1 Institut Camille jordan - CNRS 12-13/09/2011 Introduction Décoder la relation entre l architecture et les applications
212 Erreur accès anti- Echo. 214 Erreur démarrage vérif DSP. 215 Erreur accès trame IC. 216 Erreur DSP carte MSG. 217 Erreur données Carte MSG
Liste s et de solutions Le tableau ci-dessous contient les erreurs et leurs solutions. Lorsqu'une erreur avec le code "*" survient dans l'ip-pbx, le voyant ALARM de la face frontale du meuble de base s'allume
Architecture ordinateur. Organisation mémoire et Entrées/Sorties
Architecture ordinateur Organisation mémoire et Entrées/Sorties 243 Plages mémoire et E/S Dans une architecture à bus partagé, seule une partie des adresses active le contrôleur mémoire. Il reste des adresses
ASR1 TD7 : Un microprocesseur RISC 16 bits
{Â Ö Ñ º ØÖ Ý,È ØÖ ºÄÓ Ù,Æ ÓÐ ºÎ ÝÖ Ø¹ ÖÚ ÐÐÓÒ} Ò ¹ÐÝÓÒº Ö ØØÔ»»Ô Ö Óº Ò ¹ÐÝÓÒº Ö» Ö Ñ º ØÖ Ý»¼ Ö½» ASR1 TD7 : Un microprocesseur RISC 16 bits 13, 20 et 27 novembre 2006 Présentation générale On choisit
MODULE I1. Plan. Introduction. Introduction. Historique. Historique avant 1969. R&T 1ère année. Sylvain MERCHEZ
MODULE I1 Plan Chapitre 1 Qu'est ce qu'un S.E? Introduction Historique Présentation d'un S.E Les principaux S.E R&T 1ère année Votre environnement Sylvain MERCHEZ Introduction Introduction Rôles et fonctions
Architecture des ordinateurs
Décoder la relation entre l architecture et les applications Violaine Louvet, Institut Camille Jordan CNRS & Université Lyon 1 Ecole «Découverte du Calcul» 2013 1 / 61 Simulation numérique... Physique
CM2 L architecture MIPS32
CM2 L architecture MIPS32 Olivier Marchetti (CM-TD-TP) Alexandre Brière (TD-TP) Laboratoire d informatique de Paris 6 Pôle SoC UPMC Année 2014-2015 Instructions MIPS Contrôle Données en MIPS E/S en MIPS
TD Architecture des ordinateurs. Jean-Luc Dekeyser
TD Architecture des ordinateurs Jean-Luc Dekeyser Fiche 1 Nombres de l informatique Exercice 1 Une entreprise désire réaliser la sauvegarde de ses données sur un site distant. Le volume de données à sauvegarder
Prentice Hall, 2011 (ISBN 0-13-610804-0)
Prentice Hall, 2011 (ISBN 0-13-610804-0) Introduction à l architecture des ordinateurs Georges-André Silber Centre de recherche en informatique École nationale supérieure des mines de Paris octobre 2010
Tests de performance du matériel
3 Tests de performance du matériel Après toute la théorie du dernier chapitre, vous vous demandez certainement quelles sont les performances réelles de votre propre système. En fait, il y a plusieurs raisons
Concept de machine virtuelle
Concept de machine virtuelle Chap. 5: Machine virtuelle Alain Sandoz Semestre été 2007 1 Introduction: Java Virtual Machine Machine Virtuelle Java: qu est-ce que c est? c est la spécification d une machine
Architecture des ordinateurs
Architecture des ordinateurs Cours 7 17 décembre 2012 Archi 1/1 Fonctions, suite et fin Archi 2/1 Rappel Forme générale d un sous-programme (fonction) : etiquette sousprogramme: push ebp ; empile la valeur
Jeu d instructions NIOS II
Jeu d instructions NIOS II 1 Formats d instructions Le processeur NIOS II a un jeu d instructions de type RISC. Il possède 32 registres de 32 bits, notés r0 à r31, avec r0 0. Les instructions sont de longueur
Structure d un programme
Architecture des ordinateurs Cours 6 Structure d un programme 3 décembre 2012 Archi 1/30 Programme en Assembleur Archi 2/30 Sections de données programme en assembleur = fichier texte (extension.asm) organisé
Chapitre 4 : Les mémoires
1. Introduction: Chapitre 4 : Les mémoires Nous savons que dans un ordinateur toutes les informations : valeur numérique, instruction, adresse, symbole (chiffre, lettre,... etc.) sont manipulées sous une
INF6500 : Structures des ordinateurs. Sylvain Martel - INF6500 1
INF6500 : Structures des ordinateurs Sylvain Martel - INF6500 1 Cours 4 : Multiprocesseurs Sylvain Martel - INF6500 2 Multiprocesseurs Type SISD SIMD MIMD Communication Shared memory Message-passing Groupe
Parallélisme et Répartition
Parallélisme et Répartition Master Info Françoise Baude Université de Nice Sophia-Antipolis UFR Sciences Département Informatique baude@unice.fr web du cours : deptinfo.unice.fr/~baude Septembre 2009 Chapitre
Cours d algorithmique pour la classe de 2nde
Cours d algorithmique pour la classe de 2nde F.Gaudon 10 août 2009 Table des matières 1 Avant la programmation 2 1.1 Qu est ce qu un algorithme?................................. 2 1.2 Qu est ce qu un langage
Génération de code binaire pour application multimedia : une approche au vol
Génération de binaire pour application multimedia : une approche au vol http://hpbcg.org/ Henri-Pierre Charles Université de Versailles Saint-Quentin en Yvelines 3 Octobre 2009 Présentation Présentation
Introduction à l informatique en BCPST
Introduction à l informatique en BCPST Alexandre Benoit BCPST L informatique en BCPST «L enseignement de l informatique en classes préparatoires de la filière BCPST a pour objectif d introduire puis de
Programmation C. Apprendre à développer des programmes simples dans le langage C
Programmation C Apprendre à développer des programmes simples dans le langage C Notes de cours sont disponibles sur http://astro.u-strasbg.fr/scyon/stusm (attention les majuscules sont importantes) Modalités
Microprocesseur + Logiciel
Microprocesseur + Logiciel Robot EVALBOT MOHAMED AKIL BUREAU 5253 UNITE IGI 1001 PROGRAMMATION DES MICROPROCESSEURS Présentation [IGI1001] CONTEXTE SCIENTIFIQUE... 4 1. OBJECTIFS DE L UNITE... 6 2. OBJECTIFS
Matériel & Logiciels (Hardware & Software)
CHAPITRE 2 HARDWARE & SOFTWARE P. 1 Chapitre 2 Matériel & Logiciels (Hardware & Software) 2.1 Matériel (Hardware) 2.1.1 Présentation de l'ordinateur Un ordinateur est un ensemble de circuits électronique
Chapitre I Notions de base et outils de travail
Chapitre I Notions de base et outils de travail Objectifs Connaître les principes fondateurs et l historique du langage Java S informer des principales caractéristiques du langage Java Connaître l environnement
Une méthode de conception de systèmes sur puce
École thématique ARCHI 05 Une méthode de conception de systèmes sur puce (de l intégration d applications) Frédéric PÉTROT Laboratoire TIMA Institut National Polytechnique de Grenoble Frédéric Pétrot/TIMA/INPG
Architecture des ordinateurs. Loïc Cuvillon. 20 novembre 2013
Systèmes temps réel et systèmes embarqués Architecture des ordinateurs Loïc Cuvillon Ecole Nationale Supérieure de Physique de Strasbourg 20 novembre 2013 Loïc Cuvillon (ENSPS) Systèmes temps réel et systèmes
Vérification formelle de la plate-forme Java Card
Vérification formelle de la plate-forme Java Card Thèse de doctorat Guillaume Dufay INRIA Sophia Antipolis Cartes à puce intelligentes Java Card : Environnement de programmation dédié. Dernières générations
Le Programme SYGADE SYGADE 5.2. Besoins en équipement, logiciels et formation. UNCTAD/GID/DMFAS/Misc.6/Rev.7
CONFÉRENCE DES NATIONS UNIES SUR LE COMMERCE ET LE DÉVELOPPEMENT UNITED NATIONS CONFERENCE ON TRADE AND DEVELOPMENT Le Programme SYGADE SYGADE 5.2 Besoins en équipement, logiciels et formation UNCTAD/GID/DMFAS/Misc.6/Rev.7
Configuration requise
1 2 Configuration requise Les applications de la gamme 4D v12 requièrent au minimum les configurations suivantes. Windows Mac OS Processeur Pentium IV Intel (R) OS Windows 7, Windows Vista, Windows XP
EPREUVE OPTIONNELLE d INFORMATIQUE CORRIGE
EPREUVE OPTIONNELLE d INFORMATIQUE CORRIGE QCM Remarque : - A une question correspond au moins 1 réponse juste - Cocher la ou les bonnes réponses Barème : - Une bonne réponse = +1 - Pas de réponse = 0
SugarCubes. Jean-Ferdinand Susini Maître de Conférences, CNAM Chaire systèmes enfouis et embarqués. Paris, le 9 janvier, 2009
SugarCubes Jean-Ferdinand Susini Maître de Conférences, CNAM Chaire systèmes enfouis et embarqués Paris, le 9 janvier, 2009 Plan 2 Les SugarCubes au dessus de J2ME Quelques résultats expérimentaux Les
Informatique UE 102. Jean-Yves Antoine. Architecture des ordinateurs et Algorithmique de base. UFR Sciences et Techniques Licence S&T 1ère année
UFR Sciences et Techniques Licence S&T 1ère année Informatique UE 102 Architecture des ordinateurs et Algorithmique de base Jean-Yves Antoine http://www.info.univ-tours.fr/~antoine/ UFR Sciences et Techniques
IFT1215 Introduction aux systèmes informatiques
Introduction aux circuits logiques de base IFT25 Architecture en couches Niveau 5 Niveau 4 Niveau 3 Niveau 2 Niveau Niveau Couche des langages d application Traduction (compilateur) Couche du langage d
I00 Éléments d architecture
I00 I Exemples d ordinateur Pour les informaticiens, différentes machines de la vie courante sont des ordinateurs : par exemple les ordinateurs portables, les ordinateurs fixes, mais aussi les supercalculateurs,
Drupal : Optimisation des performances
Drupal : Optimisation des performances Qui? Guillaume Plessis Expert, Steady bean Mainteneur du projet Dotdeb Co-auteur «Performances PHP» Frédéric Marand Fondateur d OSInet Mainteneur Drupal Audit, conseil
Conception des systèmes répartis
Conception des systèmes répartis Principes et concepts Gérard Padiou Département Informatique et Mathématiques appliquées ENSEEIHT Octobre 2012 Gérard Padiou Conception des systèmes répartis 1 / 37 plan
Contexte et motivations Les techniques envisagées Evolution des processus Conclusion
Vérification de logiciels par analyse statique Contexte et motivations Les techniques envisagées Evolution des processus Conclusion Contexte et motivations Specification Design architecture Revues and
Conception de circuits numériques et architecture des ordinateurs
Conception de circuits numériques et architecture des ordinateurs Frédéric Pétrot Année universitaire 2014-2015 Structure du cours C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 Codage des nombres en base 2, logique
TP4-20 - TP4-20 GSM. Système d alarme sériel extensible. Les systèmes d alarme TP4-20 et TP4-20 GSM concilient la
TP4-20 - TP4-20 Système d alarme sériel extensible Les systèmes d alarme TP4-20 et TP4-20 concilient la philosophie et la technologie Tecnoalarm au meilleur rapport performances/prix et ils offrent la
Cours A7 : Temps Réel
Cours A7 : Temps Réel Pierre.Paradinas / @ / cnam.fr Cnam/Cedric Systèmes Enfouis et Embarqués (SEE) Motivations Du jour : les mécanismes multitâches, la gestion des priorités, l ordonnancement, la gestion
IFIPS 5 / Nouvelles Architectures Logicielles Projet : Bus de web services avec «moteur» BPEL
IFIPS 5 / Nouvelles Architectures Logicielles Projet : Bus de web services avec «moteur» BPEL Un bus de services Un bus de services (ESB) permet d assembler des web services existants, le résultat de cet
Implémentation Matérielle des Services d un RTOS sur Circuit Reconfigurable
Implémentation Matérielle des Services d un RTOS sur Circuit Reconfigurable Pierre Olivier*, Jalil Boukhobza*, Jean-Philippe Babau +, Damien Picard +, Stéphane Rubini + *Lab-STICC, + LISyC, Université
Architecture des ordinateurs TD1 - Portes logiques et premiers circuits
Architecture des ordinateurs TD1 - Portes logiques et premiers circuits 1 Rappel : un peu de logique Exercice 1.1 Remplir la table de vérité suivante : a b a + b ab a + b ab a b 0 0 0 1 1 0 1 1 Exercice
Contacts. Mode de communication : LSF, écrit / oral français. contact régions Lorraine / Alsace et régions proches
Contacts CYBERNUMERIK SARL Mode de communication : LSF, écrit / oral français Contact SMS ou Vidéo 3G : 06 73 60 45 44 ou 06 73 60 46 23 06 73 60 46 11 06 73 60 45 44 contact régions Lorraine / Alsace
Limitations of the Playstation 3 for High Performance Cluster Computing
Introduction Plan Limitations of the Playstation 3 for High Performance Cluster Computing July 2007 Introduction Plan Introduction Intérêts de la PS3 : rapide et puissante bon marché L utiliser pour faire
Architecture matérielle des systèmes informatiques
Architecture matérielle des systèmes informatiques IDEC, Renens. Version novembre 2003. Avertissement : ce support de cours n est pas destiné à l autoformation et doit impérativement être complété par
Plan du cours. Historique du langage http://www.oracle.com/technetwork/java/index.html. Nouveautés de Java 7
Université Lumière Lyon 2 Faculté de Sciences Economiques et Gestion KHARKIV National University of Economic Introduction au Langage Java Master Informatique 1 ère année Julien Velcin http://mediamining.univ-lyon2.fr/velcin
Eléments de spécification des systèmes temps réel Pierre-Yves Duval (cppm)
Eléments de spécification des systèmes temps réel Pierre-Yves Duval (cppm) Ecole d informatique temps réel - La Londes les Maures 7-11 Octobre 2002 - Evénements et architectures - Spécifications de performances
Cours Informatique Master STEP
Cours Informatique Master STEP Bases de la programmation: Compilateurs/logiciels Algorithmique et structure d'un programme Programmation en langage structuré (Fortran 90) Variables, expressions, instructions
Outils logiciels SPC - une façon simple d optimiser les performances et la protection
Outils logiciels SPC - une façon simple d optimiser les performances et la protection SPC - Étendre l art moderne de la détection d intrusion www.spc-intruder-detection.com Answers for infrastructure.
WASD en environnement haute disponibilité Jean-Pierre PETIT WASD Le produit WASD WASD signifie Wide Area Surveillance Division C est le nom d une division de la défense australienne qui a accepté en 1996
Première édition en format électronique. Parallels Desktop 7 pour Mac OS X.
Première édition en format électronique Parallels Desktop 7 pour Mac OS X. Les Aventuriers du Bout du Monde. Rampe de Lancement 68ib - Yves Cornil - 11/06/2012 Rampe de lancement 68ib - Les ABM édition
Manuel d utilisation Enregistreur autonome de poche. Version 1.1 TRO-TR-BADL100C-03-F
Manuel d utilisation Enregistreur autonome de poche Version 1.1 TRO-TR-BADL100C-03-F Trotec GmbH & Co. KG Grebbener Str. 7 D-52525 Heinsberg Tel. +49 2452 962-400 Fa +49 2452 962-200 www.trotec.com E-Mail:
Introduction aux Systèmes et aux Réseaux, Master 2 CCI
aux Systèmes et aux Réseaux, Master 2 CCI Cours 1 : Introduction et contexte Unix/Linux Laure Gonnord http://laure.gonnord.org/pro/teaching/ Laure.Gonnord@univ-lyon1.fr Master CCI - Université Lyon 1 -
Prise en main. Prise en main - 0
Prise en main 0404 Prise en main - 0 1- Introduction Creative Professional Merci d avoir choisi le Digital Audio System 0404 d E-MU. Nous avons conçu ce produit E-MU pour qu il soit logique, intuitif et
En vue de l'obtention du
THÈSE En vue de l'obtention du DOCTORAT DE L UNIVERSITÉ DE TOULOUSE Délivré par l'université Toulouse III - Paul Sabatier Discipline ou spécialité : Informatique Présentée et soutenue par Jonathan Barre
Résumé Génération de code Le code intermédiaire
Résumé Analyse INFO0004 Structure des langages de programmation Génération de code ; liaison et exécution Justus H. Piater Programmation Analyse Compilation Liaison fichier texte Analyse lexicale flux
MICROINFORMATIQUE NOTE D APPLICATION 1 (REV. 2011) ARITHMETIQUE EN ASSEMBLEUR ET EN C
Haute Ecole d Ingénierie et de Gestion Du Canton du Vaud MICROINFORMATIQUE NOTE D APPLICATION 1 (REV. 2011) ARITHMETIQUE EN ASSEMBLEUR ET EN C Programmation en mode simulation 1. DOCUMENTS DE RÉFÉRENCE...
Techniques de stockage. Techniques de stockage, P. Rigaux p.1/43
Techniques de stockage Techniques de stockage, P. Rigaux p.1/43 Techniques de stockage Contenu de ce cours : 1. Stockage de données. Supports, fonctionnement d un disque, technologie RAID 2. Organisation
CARPE. Documentation Informatique S E T R A. Version 2.00. Août 2013. CARPE (Documentation Informatique) 1
CARPE (Documentation Informatique) 1 CARPE Version 2.00 Août 2013 Documentation Informatique S E T R A Programme CARPE - Manuel informatique de l'utilisateur CARPE (Documentation Informatique) 2 Table
SHERLOCK 7. Version 1.2.0 du 01/09/09 JAVASCRIPT 1.5
SHERLOCK 7 Version 1.2.0 du 01/09/09 JAVASCRIPT 1.5 Cette note montre comment intégrer un script Java dans une investigation Sherlock et les différents aspects de Java script. S T E M M E R I M A G I N
Projet gestion d'objets dupliqués
Projet gestion d'objets dupliqués Daniel Hagimont Daniel.Hagimont@enseeiht.fr 1 Projet Service de gestion d'objets dupliqués Mise en cohérence lors de la prise d'un verrou sur un objet Pas de verrous imbriqués
4-261-700-32 (1) XDCAM Browser
4-261-700-32 (1) XDCAM Browser Guide d installation Avant de faire fonctionner l appareil, veuillez lire attentivement ce mode d emploi et le conserver pour référence ultérieure. Version 1.1 2010 Sony
REALISATION d'un. ORDONNANCEUR à ECHEANCES
REALISATION d'un ORDONNANCEUR à ECHEANCES I- PRÉSENTATION... 3 II. DESCRIPTION DU NOYAU ORIGINEL... 4 II.1- ARCHITECTURE... 4 II.2 - SERVICES... 4 III. IMPLÉMENTATION DE L'ORDONNANCEUR À ÉCHÉANCES... 6
CQP 112 Introduc/on à la programma/on. Thème 2 : Architecture d un système informa/que. Département d informa/que
CQP 112 Introduc/on à la programma/on Thème 2 : Architecture d un système informa/que Département d informa/que CQP 112 : Introduc/on à la programma/on Plan 1. Historique des ordinateurs 2. Composants
Info0101 Intro. à l'algorithmique et à la programmation. Cours 3. Le langage Java
Info0101 Intro. à l'algorithmique et à la programmation Cours 3 Le langage Java Pierre Delisle, Cyril Rabat et Christophe Jaillet Université de Reims Champagne-Ardenne Département de Mathématiques et Informatique
VIII- Circuits séquentiels. Mémoires
1 VIII- Circuits séquentiels. Mémoires Maintenant le temps va intervenir. Nous avions déjà indiqué que la traversée d une porte ne se faisait pas instantanément et qu il fallait en tenir compte, notamment
Conventions d écriture et outils de mise au point
Logiciel de base Première année par alternance Responsable : Christophe Rippert Christophe.Rippert@Grenoble-INP.fr Introduction Conventions d écriture et outils de mise au point On va utiliser dans cette
Présentation du déploiement des serveurs
Présentation du déploiement des serveurs OpenText Exceed ondemand Solutions de gestion de l accès aux applications pour l entreprise OpenText Connectivity Solutions Group Février 2011 Sommaire Aucun environnement
Un concept multi-centre de données traditionnel basé sur le DNS
Confiez vos activités critiques à un expert S il est crucial pour vos activités commerciales que vos serveurs soient disponibles en continu, vous devez demander à votre hébergeur de vous fournir une solution
Argument-fetching dataflow machine de G.R. Gao et J.B. Dennis (McGill, 1988) = machine dataflow sans flux de données
EARTH et Threaded-C: Éléments clés du manuel de références de Threaded-C Bref historique de EARTH et Threaded-C Ancêtres de l architecture EARTH: Slide 1 Machine à flux de données statique de J.B. Dennis
Gestion de mémoire secondaire F. Boyer, Laboratoire Sardes Fabienne.Boyer@imag.fr
Gestion de mémoire secondaire F. Boyer, Laboratoire Sardes Fabienne.Boyer@imag.fr 1- Structure d un disque 2- Ordonnancement des requêtes 3- Gestion du disque - formatage - bloc d amorçage - récupération
Introduction à l informatique temps réel Pierre-Yves Duval (cppm)
Introduction à l informatique temps réel Pierre-Yves Duval (cppm) Ecole d informatique temps réel - La Londes les Maures 7-11 Octobre 2002 -Définition et problématique - Illustration par des exemples -Automatisme:
PACK ADSL WIFI. Configurer ma connexion ADSL avec Modem/Routeur Sagem F@st 1400W
PACK ADSL WIFI Configurer ma connexion ADSL avec Modem/Routeur Sagem F@st 1400W Installation du Pack Wi-Fi : Vous devez Installer votre clé Wi-Fi avant d installer votre modem/routeur a. Installation de
Atelier C TIA Portal CTIA06 : programmation des automates S7-300 Blocs d organisation
Atelier C TIA Portal CTIA06 : programmation des automates S7-300 Blocs d organisation CTIA06 Page 1 1. Types de blocs de programme L automate met à disposition différents types de blocs qui contiennent