Chapitre2 : Le processeur MIPS R3000 «Architecture externe»

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1 Chapitre2 : Le processeur MPS 3000 «Architecture externe» Chapitre 2 : Le processeur MPS 3000 «Architecture externe» 1/ Architecture d'un ordinateur: Le mot "Architecture" désigne par définition "La disposition et la structure de quelque chose". LAOUSSE L'architecture d'un ordinateur constitue, donc, la représentation de ses unités fonctionnelles et de leurs interconnexions. Un ensemble d'unités fonctionnelles "Unité de traitement, Unité de commande, Mémoire " décrit un bloc fonctionnel "Processeur, mémoire, unité de stockage ". On voit, ainsi, apparaître la notion de niveau de représentation, qui nous fait, par exemple, descendre au niveau des portes logiques et même au niveau des transistors qui composent ces portes. ODNATEU BLOC FONCTONNEL UNTE FONCTONNEL CCUT COMBNATOE CCUT LOGQUE CCUT SEQUENTEL POTE LOGQUE SYNCHONE ASYNCHONE TANSSTO 1.1 Les composants matériels élémentaires : Ce sont les composants matériels utilisés comme blocs de base pour la conception d une microarchitecture. On distingue 04 grandes classes : combinatoire, horloge, mémorisation et bus. a/ Combinatoire : éalisent les fonctions booléennes Dépourvus de toute capacité de mémorisation On distingue : les portes logiques, les multiplexeurs et l UAL «Unité Arithmétique et Logique», les multiplexeurs, les démultiplexeurs, les codeurs, les décodeurs et les transbordeurs. Exemple : L UAL Principal organe de traitement de l information dans le processeur Elle possède deux entrées de données sur n bits Elle possède une entrée de commande qui sélectionne l opération à effectuer Elle possède une sortie correspondant au résultat sur n bits Elle possède une sortie correspondant aux drapeaux FLAGS positionnés par l opération Effectue les opérations arithmétiques, logiques, de décalage, de rotation Processor Status Word «PSW» Séquenceur egistres HABOUCHE Kh.!1

2 Chapitre2 : Le processeur MPS 3000 «Architecture externe» b/ Horloge: Signal périodique, symétrique ou non Crée une référence commune pour l'ensemble du processeur c/ Mémorisation: L'information est retenue On y distingue: les compteurs, les décomptes, la mémoire (Statique telle que les registres) et les automates. d/ Bus interne du processeur: Des liens électriques passifs Ne réalise ni fonction combinatoire ni mémorisation Le transfert d'un registre reg1 vers un registre reg2 à travers un bus deux commandes: ouverture de la barrière de bus "court circuit" et écriture du registre destination. Un bus est caractérisé par le volume d'informations transmises simultanément. Ce volume, exprimé en bits, correspond au nombre de lignes physiques sur lesquelles les données sont envoyées de manière simultanée. On parle ainsi de «largeur» pour désigner le nombre de bits qu'un bus peut transmettre simultanément. La vitesse du bus est définie par sa fréquence (exprimée en Hertz), c'est-à-dire le nombre de paquets de données envoyés ou reçus par seconde. Le débit maximal du bus (ou taux de transfert maximal), c'est-à-dire la quantité de données qu'il peut transporter par unité de temps est égal au produit de sa largeur par sa fréquence. Exemples de Bus : 1/ Les bus du PC: elient le P à la mémoire et/ou les interfaces d'e/s. Le bus local: Le plus rapide elie la MC au P egroupe un bus de données, un bus d'adresse et de signaux de commandes elié, aussi, aux contrôleurs des bus d'extension et parfois des contrôleurs de mémoire cache. Bus d'extension "Bus d'e/s": Connexion PC-contrôleurs d'extension "cartes" grâce à des connecteurs spéciaux "slots sur la carte mère". Les contrôleurs d'extensions sont utilisés pour relier le PC aux périphériques d'e/s Depuis l'apparition du PC au début des années 80, plusieurs standards de bus d'extension ont été proposés: SA, MCA, ESA, Exemple: SA "ndustry Standard Architecture": Bus PC/AT avec 16 bits de données, 24 bits d'adresse, 16 lignes d't, Fréquence = 8MHZ. Bus local PC "Peripheral Component nterface": Le principe du PC est de dissocier les Bus et le P. Bus permettant un très grand débit de transfert "direct" entre la MC et le contrôleur de périphérique sans passer par le P "EX: carte SVGA avec une mémoire vidéo de 8 Mo et un taux de transfert avec la MC de 60 Mo/s". Le PC a remplacé le VLB "Vesa Local Bus". Non réservé aux processeurs ntel puisque il est aussi utilisé par Macintosh à base de PowerPC. Caractéristiques: 32 ou 64 bits de données, 32 bits d'@, fréq. 33 MHz, un débit de 132 Mo/s en 32 bits et 264 Mo/s en 64 bits. 2/ Les bus de périphériques: Le bus SCS "Small Computer System nterface": Bus d'e/s parallèles HABOUCHE Kh.!2

3 Chapitre2 : Le processeur MPS 3000 «Architecture externe» Utilisé pour les PCs, les micro-ordinateurs, les stations de travail. Permet de connecter de 1 à 7 périphériques de toutes natures "DD, CD/OM, Scanner ". Permet un taux de transfert de: 4 Mo/s "largeur 8 bits version SCS1-" et 40 Mo/s en 32 bits "version SCS2". BUS PCMCA "Personal Computer Memory Card nternational Association": Bus d'extension utilisé sur les ordinateurs portables. Permet la connexion de périphériques de taille très réduites "format carte bancaire, 3 à 10 mm d'épaisseur, connecteurs 68 broches". 3/ Autres: Le bus AGP "Accelerated Graphics Port": Port d'e/s très spécial conçu pour les cartes graphiques performantes "3D et vidéo". Permet des transferts 4 fois plus performants que ceux du PC "en 32 bits : 266 Mo/s et en 64 bits : 528 Mo/s". USB "Universal Serial Bus": Bus d'extension qui permet de connecter toutes sortes de périphériques par une seule prise L'USB1.1 permet des transferts de 12 Mo/s et l'usb 2.0 permet des transferts jusqu'à 40 Mo/s. 2/ Support architectural pour les langages informatiques: Anglais Français Arabe Chinois... nteraction homme machine Ordinateur On distingue plusieurs niveaux de programmation: langages évolués, langage assembleur, langage machine Les niveaux inférieurs s'adaptent mieux aux caractéristiques de la machine. La principale différence entre les langages informatiques et les langages naturels réside dans l'absence d'ambiguïté. Un langage informatique est un langage structuré utilisé pour décrire des actions "ou algorithmes" exécutables par un ordinateur. Langages naturels Langages évolués Langage assembleur Langage machine Niveau de commandes électroniques Langage machine: La machine n'est capable d'exécuter que des programmes écrits en code machine ou code objet. Jeu d'instruction: Chaque machine possède son jeu d'instructions de base et qui varie typiquement entre 50 et 300. Une instruction machine doit fournir au processeur toutes les informations HABOUCHE Kh.!3

4 Chapitre2 : Le processeur MPS 3000 «Architecture externe» "code opération, adresse des opérandes, adresse où envoyer le résultat " pour déclencher une opération élémentaire. Types d'instructions: On distingue plusieurs types d'instructions: Les instructions d'affectation "lecture en M = P! M ou écriture en M = P M". Les instructions arithmétique et logiques "addition = eg! eg + donnée, la soustraction = eg! eg donnée, incrémentation = eg! eg + 1, décrémentation = eg! eg 1, décalage à gauche et à droite". Les instructions de comparaison "comparer eg à une donnée et positionnement des indicateurs" Les instructions de branchement: Permettent de modifier la valeur de P "boucles, tests, ". On distingue deux types de branchements: inconditionnel = d'une instruction, conditionnel = Si une condition est satisfaite alors branchement sinon passage simple à l'instruction suivante". Codage des instructions: Les instructions et leurs opérandes "paramètres" sont stockés en MC. Elles sont codées sur un nombre entier d'octets. Une instruction est composée de deux champs : Le code opération qui indique au P quelle instruction réaliser et le champ opérande qui contient la donnée ou en MC. La mémoire est divisée en emplacements de taille fixe "Mot mémoire" utilisés pour stocker les instructions et les données. Dans une mémoire de taille N, on a N emplacements mémoires, repérés par un numéro "0 à N-1" appelé adresse. Deux méthodes de lecture/écriture des informations en mémoire : Ls le little endian (Ex: ntel) Ms byte Ls Ms byte le big endian (Ex: Motorola) Ms byte Ls byte Ls byte La capacité "taille" de la mémoire est le nombre d'emplacements mémoires. Langages informatiques: Historiquement le premier langage informatique a été l'assembleur. Or la programmation en assembleur est souvent fastidieuse et dépend étroitement du type de machine "problème de portabilité du programme". C'est pour répondre à ces problèmes qu'ont été développés des langages de plus haut niveau ou évolués. LANGAGES NFOMATQUE Langage interprété Traduit au fur et à mesure de son exécution par un interpréteur Langage compilé La traduction en langage machine a lieu une fois pour toute par un compilateur ou traducteur gain en temps d'exécution et perte en souplesse. De l écriture d'un programme à son exécution: Chaque instruction en assembleur est formée d'un groupe de trois à six lettres appelé Mnémonique. Lors de la compilation et l'assemblage, les mnémoniques sont traduits en leurs équiva- lents binaires ou Opcode que le processeur sait traiter. Fichiers.lib Compilation Fichier source en langage évolué ".C par exemple" Conception et formalisation du problème Langage naturel Fichier assembleur ".asm" Exé- Assemblage Chargement Fichier objet ".obj" Fichier exécutable ".exe" Edition de lien HABOUCHE Kh.!4

5 Chapitre2 : Le processeur MPS 3000 «Architecture externe» 3/ Principe de fonctionnement d'un ordinateur : a/ Le processeur : Le processeur est parfois appelé CPU "Central Processing Unit". Un microprocesseur ou encore MPU "Micro Processing Unit" est un processeur dont tous les éléments sont réunis sur la même puce "pastille de silicium". Les données transmises aux processeurs sont regroupées en un groupe de n bits appelé un mot. Plus la taille de ce mot est grande plus le processeur est performant. Ce mot définit le mode de travail du processeur, on distingue : des processeurs 16, 32 ou 64 bits. L'exécution des instructions peut se découper en grandes étapes. A chacune des ces étapes peut correspondre une unité fonctionnelle : Chargement de l'instruction à exécuter Décodage de l'instruction Localisation dans la mémoire des données utilisées par l'instruction Cycle de recherche Chargement des données si nécessaire Exécution de l'instruction Sauvegarde des résultats à leurs destinations respectives Passage à l'instruction suivante Cycle d'exécution Mémoire Centrale Dispositif de sélection d'@ et d'accès à un mot mémoire CPU Ou Processeur Adr. opérande Mot mémoire résultat Unité de commande opérandes Unité arithmétique et logique opérandes U A registres résultat Le processeur est un circuit électronique complexe qui exécute chaque instruction très rapidement, en quelques cycles d'horloges. Toute l'activité de l'ordinateur est cadencée par une horloge unique, de façon à ce que tous les circuits travaillent ensemble. HABOUCHE Kh.!5

6 Coût Chapitre2 : Le processeur MPS 3000 «Architecture externe» Fréquence Préfixe Hz Cycle Préfixe Seconde 1 KHz Kilo ms Milli MHz Méga µs Micro GHz giga ns nano 10-9 b/ La mémoire: Une mémoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations. Quand on s'éloigne du processeur vers les mémoires auxiliaires: le temps d'accès, la capacité et le coût par bit. On distingue 5 types de mémoire: Les registres: éléments de mémoire situés dans le processeur "sorte de variables matérielles", possèdent une grande vitesse de L/E "accessibles sans passage par le bus" et servent principalement au stockage des opérandes et des résultats intermédiaires. Mémoire cache "antémémoire": utilisée comme mémoire tampon entre le processeur et la MC d'accès à la MC et de gain de temps. La mémoire centrale "MC": mémoire à semi-conducteurs, constitue l'organe principal de stockage des informations utilisées par le processeur. Mémoire d'appui: mémoire intermédiaire entre MC et les mémoires auxiliaires. Mémoire de masse "auxiliaire": mémoire périphérique, utilisée pour le stockage permanent des informations. On a plusieurs types de mémoires de masse: magnétique "disque dur, disquette, bande", optique "DMO, WOM", compactes "CD-OM, CD-" et mémoire flash. registre cache Mémoire centrale Mémoire d'appui Mémoire permanente: disque dur Capacité Disque optique Hiérarchie des mémoires bande magnétique Différents types de mémoires à semi-conducteurs: Mémoire vive: permet les opérations de lecture et d'écriture "WM ead Write Memory-" Mémoire morte: ne permet que des opérations de lecture "OM ead Only Memory-" POM "Programmable OM": mémoire morte programmable par l'utilisateur et de façon irréversible. EPOM "Erasable POM": même que la POM avec possibilité de l'effacer plusieurs fois en utilisant les rayons ultraviolets. EAOM "Electrically Alterable OM": même principe que la EPOM mais l'effacement est HABOUCHE Kh.!6

7 Chapitre2 : Le processeur MPS 3000 «Architecture externe» électrique et sélectif. La AM "andom Access Memory": mémoire vive à accès aléatoire. l y a 2 types de AM: SAM "Static AM": conservent les données tant que le circuit est sous tension. Exemple: Le cache DAM "Dynamic AM": ne retiennent l'information que pendant un temps limité. Type de AM DAM SAM éalisation Chaque point mémoire est réalisé à partir d un transistor relié à un condensateur bit 1 : condensateur chargé, bit 0 : condensateur déchargé Complexité d un point mémoire DAM = 1,5 Pas de condensateurs Points moémoires constitués de portes logiques Circuit dans l état 0 ou 1 tant qu il est alimenté électriquement Complexité d un point mémoire SAM = 6 Temps d accès Déchargement du condensateur au cours du temps rafraîchissement périodique du condensateur «~ 1000 fois/s» par un circuit de rafraîchissement Pas de rafarîchissement Temps d accès des SAM plus cour que les DAM Coût de fabrication Coût de fabrication des DAM est plus faible que celui des SAM «Les SAM demandent 4 fois plus de transistors qie les DAM» 4/ L assembleur MPS 3000 : 4.1/ Le concept SC "educed nstruction Set Computer": 4.1.1/ Généralités: Concept apparu en 1975 chez BM puis approfondi dans les années 80 par les universités de Standford et Berkeley. epose sur la constatation que même les systèmes ou applications les plus sophistiqués n'utilisent qu'une petite fraction du jeu d'instructions à leur disposition. Objectif recherché: exécuter une instruction à chaque cycle d'horloge Simplification des instructions Simplification du format: longueur fixe des instructions et des champs estriction des modes d'adressage Séquenceur câblé pour une exécution rapide Utilisation intensive des registres très nombreux Limitation des accès mémoire à deux instructions: Load et Store Utilisation des caches Traitement anticipé des instructions "pipeline" HABOUCHE Kh.!7

8 Chapitre2 : Le processeur MPS 3000 «Architecture externe» 3.1.2/ Tableau comparatif SC/CSC: éduit Standard SC Gravées sur le silicium Pas de microcodes Les tâches complexes sont décodées par le compilateur Jeu D'instructions Format nstructions mplémentation nstructions mportant Variable CSC Seules les instrs. simples sont gravées sur le silicium Les autres instrs. Prgrmées. Sous forme de microcodes Traitement pipeline Pipeline Peut exister Typiquement 1 instr./cyc.horl. Vitesse Exécution Typiquement 1 instr./3 à 10 Cy.Horloge Puce + petite Freq. D'horloge + élevée Vitesse d'exéc. + grande Nécessité des compilateurs + complexes et + performants Pgm d'application + long occupant + de mémoire Avantages nconvénients Développement + simple des systèmes Technologie gourmande en silicium Puce + compliquée à développer 4.2/ Présentation du processeur MPS 3000: MPS (Microprocessor without nterlocked Pipeline Stages) est une architecture de microprocesseur de type SC «educed nstruction Set Computer = Jeu d instructions réduit» développée par la compagnie MPS Computer Systems nc. Les processeurs fabriqués selon cette architecture ont surtout été utilisés dans les systèmes SG. On les retrouve aussi dans plusieurs systèmes embarqués, comme les ordinateurs de poche, les routeurs Cisco et les consoles de jeux vidéo (Nintendo 64 et Sony PlayStation, PlayStation 2 et PSP). Vers la fin des années 1990, on estimait que les processeurs dérivés de l'architecture MPS occupaient le tiers des processeurs SC produits. Les premières implémentations de l'architecture MPS étaient de 32 bits (autant au niveau des registres que des chemins de données), mais par la suite, on a développé des implémentations de 64 bits. Le MPS 4000 sorti en 1991 serait le premier processeur 64 bits. l a été supporté par Microsoft de Windows NT 3.1 jusqu'à Windows NT 4.0 l existe plusieurs jeux d'instructions MPS qui sont rétro-compatibles (backward compatible) : MPS, MPS, MPS, MPS V, et MPS V ainsi que MPS32 et MPS64. MPS32 et MPS64, qui se basent sur MPS et MPS V, et ont été introduits comme jeux d'instructions normalisés. 4.3/ Architecture externe du MPS3000 : Le processeur MPS 3000 est un processeur 32 bits industriel conçu dans les années 80. Son jeu d'instructions est de type SC / egistres visibles du logiciel : Tous les registres visibles du logiciel, c'est à dire ceux dont la valeur peut être lue ou modifiée par les instructions, sont des registres 32 bits.!8 HABOUCHE Kh.

9 Chapitre2 : Le processeur MPS 3000 «Architecture externe» Le processeur possède deux modes de fonctionnement : utilisateur/superviseur. Ces deux modes de fonctionnement imposent d'avoir deux catégories de registres : a) egistres non protégés : Le processeur possède 35 registres manipulés par les instructions standards (c'est à dire les instructions qui peuvent s'exécuter aussi bien en mode utilisateur qu'en mode superviseur). i (0 <= i <= 31) 32 registres généraux : Ces registres sont directement adressés par les instructions, et permettent de stocker des résultats de calculs intermédiaires. Le registre 0 est un registre particulier: - la lecture fournit la valeur constante "0x " - l écriture ne modifie pas son contenu. Le registre 31 est utilisé par les instructions d'appel de procédures (instructions BGEZAL, BLTZAL, JAL et JAL) pour sauvegarder l'adresse de retour. PC egistre compteur de programme (Program Counter) Ce registre contient l'adresse de l'instruction en cours d'exécution. Sa valeur est modifiée par toutes les instructions. H et LO egistres pour la multiplication ou la division. Ces deux registres 32 bits sont utilisés pour stocker le résultat d'une multiplication ou d'une division, qui est un mot de 64 bits. b) egistres protégés : L'architecture MPS définit 32 registres (numérotés de 0 à 31), qui ne sont accessibles, en lecture comme en écriture, que par les instructions privilégiées (c'est à dire les instructions qui ne peuvent être exécutées qu'en mode superviseur). On dit qu'ils appartiennent au "coprocesseur système". En pratique, cette version du processeur MPS 3000 en utilise 4 pour la gestion des interruptions et des exceptions. S egistre d'état (Status egister) : l contient en particulier le bit qui définit le mode : superviseur ou utilisateur, ainsi que les bits de masquage des interruptions. (Ce registre possède le numéro 12) HABOUCHE Kh.!9

10 Chapitre2 : Le processeur MPS 3000 «Architecture externe» C egistre de cause (Cause egister). En cas d'interruption ou d'exception, son contenu définit la cause pour laquelle on fait appel au programme de traitement des interruptions et des exceptions. (Ce registre possède le numéro 13) EPC egistre d'exception (Exception Program Counter). l contient l'adresse de retour (PC + 4) en cas d'interruption. l contient l'adresse de l'instruction fautive en cas d'exception (PC). (Ce registre possède le numéro 14) BA egistre d'adresse illégale (Bad Address egister). En cas d'exception de type "adresse illégale", il contient la valeur de l'adresse mal formée. (Ce registre possède le numéro 8) 4.3.2/ Adressage mémoire : a) Adresses octet : Toutes les adresses émises par le processeur sont des adresses octets, ce qui signifie que la mémoire est vue comme un tableau d'octets, qui contient aussi bien les données que les instructions. Les adresses sont codées sur 32 bits. Les instructions sont codées sur 32 bits. Les échanges de données avec la mémoire se font par mot (4 octets consécutifs), demimot (2 octets consécutifs), ou par octet. Pour les transferts de mots et de demi-mots, le processeur respecte la convention "little endian". L'adresse d'un mot de donnée ou d'une instruction doit être multiple de 4. L'adresse d'un demi-mot doit être multiple de 2 (on dit que les adresses doivent être "alignées"). Le processeur part en exception si une instruction calcule une adresse qui ne respecte pas cette contrainte. b) Calcul d'adresse : l existe un seul mode d adressage, consistant à effectuer la somme entre le contenu d'un registre général i, défini dans l'instruction, et d'un déplacement qui est une valeur immédiate signée, sur 16 bits, contenue également dans l'instruction: adresse = i + Déplacement d) Segmentation : L espace mémoire est découpé en 2 segments identifiés par le bit de poids fort de l adresse : adr 31 = 0 ==> segment utilisateur adr 31 = 1 ==> segment système Quand le processeur est en mode superviseur, les 2 segments sont accessibles. Quand le processeur est en mode utilisateur, seul le segment utilisateur est accessible. Le processeur part en exception si une instruction essaie d'accéder à la mémoire avec une adresse correspondant au segment système alors que le processeur est en mode utilisateur / Jeu d instructions ; Le processeur possède 57 instructions qui se répartissent en 4 classes : 33 instructions arithmétiques/logiques entre registres 12 instructions de branchement 7 instructions de lecture/écriture mémoire 5 instructions systèmes Toutes les instructions ont une longueur de 32 bits et possèdent un des trois formats suivants : OPCODE S T D SH FUNC FOMAT OPCODE S T MD16 FOMAT OPCODE MD 26 FOMAT J Le format J n est utilisé que pour les branchements à longue distance (inconditionnels). Le format est utilisé par les instructions de lecture/écriture mémoire, par les instructions utilisant un opérande immédiat, ainsi que par les branchements courte distance (conditionnels). Le format est utilisé par les instructions nécessitant 2 registres sources (désignés par S et T) et un registre résultat désigné par D.!10 HABOUCHE Kh.

11 Chapitre2 : Le processeur MPS 3000 «Architecture externe» a) Codage des instructions : Le codage des instructions est principalement défini par les 6 bits du champ code opération de l'instruction (NS 31:26). Cependant, trois valeurs particulières de ce champ définissent en fait une famille d'instructions : il faut alors analyser d'autres bits de l'instruction pour décoder l'instruction. Ces codes particuliers sont : SPECAL (valeur "000000"), BCOND (valeur "000001") et COPO (valeur "010000") DECODAGE OPCOD SPECAL BCOND J JAL BEQ BNE BLEZ BGTZ 001 ADD ADDU SLT SLTU AND O XO LU 010 COPO LB LH LW LBU LHU 101 SB SH SW Ce tableau exprime que l'instruction LHU (par exemple) possède le code opération "100101". Lorsque le code opération a la valeur SPECAL ("000000"), il faut analyser les 6 bits de poids faible de l'instruction (NS 5:0): OPCOD = SPECAL SLL SL SA SLLV SLV SAV 001 J JAL SYSCALL BEAK 010 MFH MTH MFLO MTLO 011 MULT MULTU DV DVU 100 ADD ADDU SUB SUBU AND O XO NO 101 SLT SLTU Lorsque le code opération a la valeur BCOND, il faut analyser les bits 20 et 16 de l'instruction. Lorsque le code opération a la valeur COPO, il faut analyser les bits 25 et 23 de l'instruction. Les trois instructions de cette famille COPO sont des instructions privilégiées. OPCOD = BCOND OPCOD = COPO BLTZ BGEZ 0 MFC0 MTC0 1 BLTZAL BGEZAL 1 FE HABOUCHE Kh.! 11

12 Chapitre2 : Le processeur MPS 3000 «Architecture externe» b) Jeu d'instructions : Le jeu d'instructions est "orienté registres". Cela signifie que les instructions arithmétiques et logiques prennent leurs opérandes dans des registres et rangent le résultat dans un registre. Les seules instructions permettant de lire ou d'écrire des données en mémoire effectuent un simple transfert entre un registre général et la mémoire, sans aucun traitement arithmétique ou logique. La plupart des instructions arithmétiques et logiques se présentent sous les 2 formes registre-registre et registre-immédiat: ADD : (rd) <--- (rs) op (rt) format ADD : (rt) <--- (rs) op MD format L opérande immédiat 16 bits est signé pour les opérations arithmétiques et non signé pour les opérations logiques. Le déplacement est de 16 bits pour les instructions de branchement conditionnelles (Bxxx) et de 26 bits pour les instructions de saut inconditionnelles (Jxxx). De plus les instructions JAL, JAL, BGEZAL, et BLTZAL sauvegardent une adresse de retour dans le registre 31. Ces instructions sont utilisées pour les appels de sous-programme. Toutes les instructions de branchement conditionnel sont relatives au compteur ordinal pour que le code soit translatable. L'adresse de saut est le résultat d'une addition entre la valeur du compteur ordinal et un déplacement signé. Les instructions MTC0 et MFC0 permettent de transférer le contenu des registres S, C, EPC et BA vers un registre général et inversement. Ces 2 instructions ne peuvent être exécutées qu en mode superviseur, de même que l'instruction FE qui permet de restaurer l'état antérieur du registre d'état avant de sortir du gestionnaire d'exceptions. Add d, s, t Sub d, s, t Addu d, s, t Subu d, s, t Addi t, s, Addiu t, s, Or d, s, t And d, s, t XO d, s, t Nor d, s, t Ori t, s, Andi t, s, Xori t, s, Sllv d, t, s Srlv d, t, s Srav d, t, s Sll d, t, s Srl d, t, s Sra d, t, s nstructions Arithmétiques/Logiques entre registres Assembleur Opération format Add : d! s + t detection d overflow Substract: d! s t detection d overflow Add + pas de détection overflow Substract + pas de détection d overflow Add immediate : d! s + Add immediate + pas de détection d overflow Ou logique : d! s ou t Et logique : d! s and t Ou exclusif : d! s xor t Non ou : d! s non ou t Ou immediate insigné : d! s ou And immediate insigné : d! s and Ou exclusif immediate insigné : d! s xor Shift left de la variable logique d! t << s Shift right de la variable logique d! t >> s Shift right de la variable arith. d! t >>* s Shift left logique d! t << sh Shift right logique d! t >> sh Shift right arithmétique d! t >>* sh *: avec extension signe Lui t, t! et 0000 Slt d, s, t Sltu d, s, t Slti d, s, Sltiu d, s, d! 1 si s<t sinon d! 0 d! 1 si s<t sinon d! 0 d! 1 si s< sinon d! 0 d! 1 si s< sinon d! 0 HABOUCHE Kh.!12

13 Chapitre2 : Le processeur MPS 3000 «Architecture externe» Mult s, t Multu s, t Div s, t Divu s, t Mfhi d Mflo d Mthi s Mtlo s Beq s, t, Label Bne s, t, Label Bgez s, Label Bgtz s, Label Blez s, Label Bltz s, La J label Multiplication signée s * t Multiplication non signée s * t Division signée s / t LO! quotient Division non signée s / t H! reste Move from H Move from LO Move to H Move to LO d! H d! LO H! s LO! s Branch if equal s = t Branch if not equal s # t Branch if greater or equal zero s >= 0 Branch if greater than zero s > 0 Branch if less or equal than zero s <= 0 Branch if less than zero s < 0 Jump J 4.2.4) Exceptions et interruptions : l existe quatre types d'évènements qui peuvent interrompre l'exécution "normale" d'un programme: - les exceptions - les interruptions - les appels système (instructions SYSCALL et BEAK) - le signal ESET Dans tous ces cas, le principe général consiste à passer la main à une procédure logicielle spécialisée qui s'exécute en mode superviseur, à qui il faut transmettre les informations minimales lui permettant de traiter le problème. a) Exceptions : Les exceptions sont des évènements "anormaux", le plus souvent liés à une erreur de programmation, qui empêchent l'exécution correcte de l'instruction en cours. La détection d'une exception entraîne l'arrêt immédiat de l'exécution de l'instruction fautive. Ainsi, on assure que l'instruction fautive ne modifie pas la valeur d'un registre visible ou de la mémoire. Les exceptions ne sont évidemment pas masquables. l y a 7 types d'exception dans cette version du processeur 3000 : ADEL Adresse illégale en lecture : adresse non alignée ou se trouvant dans le segment système alors que le processeur est en mode utilisateur. ADES Adresse illégale en écriture : adresse non alignée ou accès à une donnée dans le segment système alors que le processeur est en mode utilisateur. DBE Data bus erreur : le système mémoire signale une erreur en activant le signal BE à la suite d'un accès de donnée. BE nstruction bus erreur : le système mémoire signale une erreur en activant le signal BE à l'occasion d'une lecture instruction. OVF Dépassement de capacité : lors de l'exécution d'une instruction arithmétique (ADD, ADD ou SUB), le résultat ne peut être représenté sur 32 bits. Codop illégal : le codop ne correspond à aucune instruction connue (il s'agit probablement d'un branchement dans une zone mémoire ne contenant pas du code exécutable. CPU Coprocesseur inaccessible : tentative d'exécution d'une instruction privilégiée (MTC0, MFC0, FE) alors que le processeur est en mode utilisateur. Le processeur doit alors passer en mode superviseur, et se brancher au gestionnaire d'exceptions qui est une routine logicielle implantée conventionnellement à l'adresse "0x ". Toutes les exceptions étant fatales dans la version du processeur 3000, il n'est pas nécessaire de sauvegarder une adresse de retour car il n'y a pas de reprise de l'exécution du programme contenant l'instruction fautive. Le processeur doit cependant transmettre au gestionnaire d'exceptions l'adresse de l'instruction fautive et indiquer dans le registre de cause le type d'exception détectée. Lorsqu'une exception est détectée, le processeur : - sauvegarde l'adresse de l'instruction fautive dans le registre EPC - sauvegarde l'ancienne valeur du registre d'état S HABOUCHE Kh.!13

14 Chapitre2 : Le processeur MPS 3000 «Architecture externe» - passe en mode superviseur et masque les interruptions dans S - écrit le type de l'exception dans le registre C - branche à l'adresse "0x ". b) nterruptions : Les requêtes d'interruption matérielles sont des évènements asynchrones provenant généralement de périphériques externes. Elles peuvent être masquées. Le processeur possède 6 lignes d'interruptions externes qui peuvent être masquées globalement ou individuellement. L'activation d'une de ces lignes est une requête d'interruption. Elles sont inconditionnellement écrites dans le registre C, et elles sont prises en compte à la fin de l'exécution de l'instruction en cours si elles ne sont pas masquées. Cette requête doit être maintenue active par le périphérique tant qu'elle n'a pas été prise en compte par le processeur. Le processeur passe alors en mode superviseur et se branche ici encore au gestionnaire d'exceptions. Comme il faut reprendre l'exécution du programme en cours à la fin du traitement de l'interruption, il faut sauvegarder une adresse de retour. Lorsqu'une requête d'interruption non-masquée est détectée, le processeur : - sauvegarde l'adresse de retour (PC + 4) dans le registre EPC - sauvegarde l'ancienne valeur du registre d'état S - passe en mode superviseur et masque les interruptions dans S - écrit qu'il s'agit d'une interruption dans le registre C - branche à l'adresse "0x ". En plus des 6 lignes d'interruption matérielles, le processeur 3000 possède un mécanisme d'interruption logicielle: l existe 2 bits dans le registre de cause C qui peuvent être écrits par le logiciel au moyen de l'instruction privilégiée MTC0. La mise à 1 de ces bits déclenche le même traitement que les requêtes d'interruptions externes, s'ils ne sont pas masqués. c) Appels système: instructions SYSCALL et BEAK : L'instruction SYSCALL permet à une tâche (utilisateur ou système) de demander un service au système d'exploitation, comme par exemple effectuer une entréesortie. Le code définissant le type de service demandé au système, et un éventuel paramètre doivent avoir été préalablement rangés dans des registres généraux. L'instruction BEAK est utilisée plus spécifiquement pour poser un point d'arrêt (dans un but de déverminage du logiciel): on remplace brutalement une instruction du programme à déverminer par l'instruction BEAK. Dans les deux cas, le processeur passe en mode superviseur et se branche au gestionnaire d'exceptions. Ces deux instructions sont exécutables en mode utilisateur. Elles effectuent les opérations suivantes : - sauvegarde de l'adresse de retour (PC + 4) dans le registre EPC - sauvegarde de l'ancienne valeur du registre d'état S - passage en mode superviseur et masquage des interruptions dans S - écriture de la cause du déroutement dans le registre C - branchement à l'adresse "0x ". d) Signal ESET : Le processeur possède également une ligne ESET dont l'activation, pendant au moins un cycle, entraîne le branchement inconditionnel au logiciel d'initialisation. Cette requête est très semblable à une septième ligne d'interruption externe avec les différences importantes suivantes : - elle n'est pas masquable. - il n'est pas nécessaire de sauvegarder une adresse de retour. - le gestionnaire de reset est implanté à l'adresse "0xBFC00000". Dans ce cas, le processeur : - passe en mode superviseur et masque les interruptions dans S - branche à l'adresse "0xBFC00000". e) etour d'interruption : Avant de reprendre l'exécution d'un programme qui a effectué un appel système (instructions SYSCALL ou BEAK) ou qui a été interrompu, il est nécessaire d'exécuter l'instruction FE. Cette instruction effectue la restitution de l'état précédent dans le registre S!14 HABOUCHE Kh.

15 Chapitre2 : Le processeur MPS 3000 «Architecture externe» f) Gestion du registre d'état S : Le registre d'état contient l'état courant du processeur, défini par le bit de mode KUC et par le bit de masque global des interruptions EC. La valeur 00 pour les bits KUC et EC correspond à l'état superviseur et interruptions masquées. Le registre S contient aussi l'état précédent (bits KUP et EP) et l'état antérieur (bits KUO et EO). l constitue donc une petite pile matérielle capable d'empiler 3 états successifs du processeur. Le registre S contient par ailleurs 6 bits MQ(5:0) permettant de masquer individuellement les 6 interruptions externes et 2 bits MSW(1:0) permettant de masquer les deux interruptions logicielles. Les 16 bits de poids fort et les deux bits 6 et 7 du registre S ne sont pas utilisés: On récupère la valeur 0 en lecture et ils ne sont pas modifiés par les écritures. La figure suivante montre le format du registre d'état S: MQ MSW 0 0 KUO EO KUP EP KUC EC Lors d'un appel au gestionnaire d'exception, la sauvegarde de l'ancien état et le passage dans l'état "superviseur avec interruptions masquées" peuvent s'effectuer en une seule opération par décalage de deux bits vers la gauche des six bits de poids faible du registre S (les 8 bits MQ et MSW ne sont pas modifiés) : KUO EO KUP EP KUC EC 0 0 La restitution de l'ancien état, réalisée par l'instruction FE, est obtenue par un simple décalage de deux bits vers la droite des six bits de poids faible du registre S (les 8 bits MQ et MSW ne sont pas modifiés) : KUO EO KUP EP KUC EC 0 0 g) Gestion du registre de cause C : Le registre C contient trois champs. Les 4 bits du champs XCODE(3:0) définissent la cause de l'appel au gestionnaire d'exceptions. Les 6 bits du champs Q(5:0) représentent l'état des lignes d'interruption externes au moment de l'appel au gestionnaire d'exception. Les 2 bits SW(1:0) représentent les requêtes d'interruption logicielle. La figure suivante montre le format du registre de cause C : HABOUCHE Kh.!15

16 Chapitre2 : Le processeur MPS 3000 «Architecture externe» Q SW 0 0 XCODE 0 0 Les codes d'exceptions sont les suivants : 0000 NT nterruption 0001 nutilisé 0010 nutilisé 0011 nutilisé 0100 ADEL Adresse illégale en lecture 0101 ADES Adresse illégale en écriture 0110 BE Bus erreur sur accès instruction 0111 DBE Bus erreur sur accès donnée 1000 SYS Appel système (SYSCALL) 1001 BP Point d'arrêt (BEAK) 1010 Codop illégal 1011 CPU Coprocesseur inaccessible 1100 OVF Overflow arithmétique 1101 nutilisé 1110 nutilisé 1111 nutilisé HABOUCHE Kh.!16