Les circuits FPGA. Eduardo Sanchez Laboratoire de Systèmes Logiques. Ecole Polytechnique Fédérale de Lausanne

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1 Les circuits FPGA Laboratoire de Systèmes Logiques

2 Field Programmable Gate Arrays Matrice de cellules logiques Chaque cellule est capable de réaliser une fonction, choisie parmi plusieurs possibles: le choix se fait par programmation Les interconnexions entre les cellules sont programmables également Deux types, selon la complexité de la cellule: granularité fine granularité grossière Deux types, selon le mode de programmation: RAM anti-fusibles Page 2

3 interconnexions programmables fonctions programmables configuration cellule logique cellule I/O Page 3

4 Méthodologie de synthèse éditeur graphique VHDL schéma logique partitionnement placement routage bits de configuration Page 4

5 Circuits Xilinx Chaque cellule logique, appelée Configurable Logic Block (CLB), est programmée à l aide d une look-up table (LUT) Le chargement de la configuration peut prendre plusiers millisecondes, temps pendant lequel le circuit est inutilisable Plusieurs familles sont disponibles, divisées en deux grands groupes: les familles à grain grossier (XC3000, XC4000, XC5200, Spartan, Virtex): il est impossible de configurer une partie isolée du circuit la famille à gran fin XC6200: il est possible d accéder directement à chaque cellule logique Page 5

6 CLB de la famille X4000: C1 C2 C3 C4 H1 DIN S/R EC G4 G3 G2 Logic function G' DIN F' G' H' S/R control D SD Q2 G1 F4 F3 F2 Logic function F' Logic function H' DIN F' G' H' 1 S/R control EC D RD SD G Q1 F1 EC RD 1 CK F Page 6

7 On peut générer deux sorties par CLB, combinatoires ou séquentielles Il est possible de générer 2 fonctions quelconques à 4 variables, une fonction quelconque à 5 variables ou certaines fonctions à 9 variables Les look-up tables peuvent également être utilisées comme des RAM. Dans ce cas, on peut obtenir les configurations suivantes: une RAM 16x2, une RAM 32x1, deux RAM 16x1 ou une RAM 16x1 et une fonction combinatoire à 4 variables Les bascules possèdent des signaux set/reset programmables et peuvent être utilisées indépendamment des fonctions logiques de la cellule Page 7

8 Cellule I/O (IOB) de la famille X4000: SLEW RATE CONTROL PASSIVE PULL-UP/ PULL-DOWN VCC OE OUT OUTPUT CLOCK D FLIP- FLOP Q PAD I1 I2 Q D FLIP- FLOP/ LATCH DELAY Gnd INPUT CLOCK Page 8

9 Modes de programmation: master: série parallèle avec adresses croissantes parallèle avec adresses décroissantes peripheral: parallèle asynchrone parallèle synchrone slave: série Page 9

10 La famille Virtex System Gates CLB Array Logic Cells Maximum Available I/O BlockRAM Bits Configuration Bits XCV x XCV x XCV x XCV x XCV x XCV x XCV x XCV x XCV x Page 10

11 Caractéristiques de base Cellules logiques et interconnexions hiérarchiques Mémoire interne double port Densités de 50K à 1M de portes Fréquence maximale: 200 MHz Exemples de performance: additionneur 64 bits: 7.2 ns multiplicateur 16x16: 6.0 ns décodeur d adresse 64 bits: 6.4 ns multiplexeur 16:1 5.4 ns Technologie: 0.22µ CMOS, 5 couches de métal Page 11

12 Architecture DLL VersaRing B R A M CLBs B R A M IOBs Page 12

13 Input/Output Block (IOB) Chaque IOB possède 3 éléments de mémoire, configurables comme bascules ou latches. Ces trois éléments partagent le signal d horloge et de set/reset, mais chacun possède son propre enable clock (EC). Le signal set/reset peut être configuré comme set ou reset, synchrone ou asynchrone. Page 13

14 PS T TCE D EC Q L Weak Keeper SR PS PAD O OCE D EC Q L SR I IQ Q PS D EC Programmable Delay L SR Vref Page 14 SR CLK ICE

15 Configurable Logic Block (CLB) L unité logique de base est la Logic Cell (LC): un générateur de fonctions logiques à 4 variables, une logique de carry et un élément de mémoire Deux LC formennt un slice et deux slices forment un CLB En combinant les deux LCs d un slice, on peut implémenter une fonction quelconque à 5 entrées ou certaines fonctions jusqu à 9 variables. En combinant les 4 LCs d un CLB, on peut implémenter une fonction quelconque à 6 entrées ou certaines jusqu à 19 variables. Chaque slice contient une chaîne à carry, ce qui permet l implémentation d un full adder par LC. On peut également utiliser ces chaînes pour réaliser des fonctions logiques plus larges L élément de mémoire du LC peut être configuré comme une bascule ou comme un latch, avec CLK et EC, set et reset (synchrone ou asynchrone) Page 15

16 Cout Cout LC LC slice LC LC Cin Cin CLB Cout G4 G3 G2 LUT Carry & Control D EC SP Q YB Y YQ G1 RC BY Cin Page 16

17 Chaque LUT (Look-Up Table) peut être utilisée comme une RAM 16x1 synchrone. Les deux LUTs d un slice peuvent se combiner pour obtenir une RAM synchrone de dimension: 16x2 32x1 16x1 double port En plus, une LUT peut être utilisée comme registre à décalage Par circuit, il y a deux colonnes de mémoire RAM, appelée BlockSelectRAM. Une colonne est formée de plusieurs blocs, un par 4 CLB de hauteur (un FPGA avec 64 CLB de hauteur possède donc 16 blocs de mémoire par colonne, pour un total de 32 pour le circuit). Chacun des blocs est une mémoire double port de 4096 bits, avec des signaux de contrôle indépendants par port. La largeur de la mémoire peut être configurée a 1, 2, 4, 8 ou 16 bits Page 17

18 Interconnexions A côté de chaque CLB il y a un GRM (General Routing Matrix): c est un switch d interconnexion avec les 4 CLBs adjacents 24 lignes avec chacun des GRM adjacents 96 lignes avec les GRM situés 6 CLB plus loin 12 lignes horizontales et verticales, tout au long du circuit Il y a 4 lignes par rangée de CLB, pour transmettre les tri-states (deux par CLB) Le VersaRing est un réseau additionnel de lignes d interconnexion entre les IOB et les CLB: cela permet de changer facilement la configuration interne du circuit tout en gardant le même brochage Il y a 4 signaux globaux d horloge, capable d arriver sur toutes les entrées d horloge internes avec un skew minimal. Associé à chaque signal d horloge global il y a un DLL (Delay-Locked Loop) Page 18

19 Modes de configuration slave-serial master-serial selectmap Dans ce mode, il est possible de lire tout le contenu de la configuration, ainsi que l état de toutes les bascules, les LUTs et les BRAM boundary-scan Page 19

20 La famille Virtex-E System Gates CLB Array Logic Cells Maximum Available I/O BlockRAM Bits Configuration Bits XCV50E x XCV100E x XCV200E x XCV300E x XCV400E x XCV600E x XCV1000E x XCV1600E x XCV2000E x XCV2600E x XCV3200E x Page 20

21 Caractéristiques de base Technologie: 0.18µ CMOS, 6 couches de métal, 1.8 V 30% plus rapide que la famille Virtex Exemples de performance: additionneur 64 bits: multiplicateur 16x16: décodeur d adresse 64 bits: multiplexeur 16:1 6.3 ns 5.1 ns 5.5 ns 4.6 ns Mémoire interne double port plus rapide Densités de 58K à 4M de portes Page 21

22 Architecture DLL DLL DLL DLL VersaRing I O B B R A M C L B B R A M C L B C L B B R A M C L B B R A M I O B DLL DLL DLL DLL Les blocs de mémoire interne sont toujours de 4096 bits, organisés en colonnes, mais il y plus de colonnes de mémoire: une chaque 12 colonnes de CLBs, à l exception du milieu du circuit Page 22

23 50M 50M gates Density (system gates) 10M 4M 2M 1M Virtex V1000 Virtex 0.18m Virtex 0.15 m Virtex 0.13 m 500K Page 23

24 Les circuits intégrés sur mesure Full-custom Semi-custom Programmable Cell-based (CBIC) (standard cells) Masked gate array (MGA) PLD CPLD FPGA Page 24

25 FPGA MGA CBIC wafer size inches wafer cost K$ design Kgates density Kgates/cm2 utilization % die size cm2 die/wafer defect density defects/cm2 yield % die cost $ price/gate cents part cost $ Page 25

26 cost of parts $1 000,000 FPGA MGA CBIC $100,000 20,000 $10, , ,000 number of parts or volume Page 26

27 Page 27

28 Field Programmable Interconnection Circuits transistor de passage connexion permanente cellule de SRAM buffers programmables pins I/O Page 28