Chapitre II-2 : Conception SoPC (Altera)

Dimension: px
Commencer à balayer dès la page:

Download "Chapitre II-2 : Conception SoPC (Altera)"

Transcription

1 Chapitre II-2 : Conception SoPC (Altera)

2 Plan Processeurs embarqués : conception conjointe System on Programmable Chip = Systèmes à base de Nios-II Le bus système Avalon Les périphériques on-chip

3 1. Processeurs embarqués, vers le codesign

4 Processeurs embarqués Bloc IP : Soft core Propriétaire : format netlist, FPGA dependant Libre Microblaze (Xilinx), Nios (Altera) : format VHDL, FPGA independant Leon, OpenRISC, F-CPU Architectures 32 bits, Harvard, RISC Circuit implanté sur support : hardcore classique

5 Architectures de traitement utilisées dans l embarqué

6 FPGAs avec processeurs

7 Carte Altera NiosII Kit

8 Carte Nios-II Kit

9 Première caractéristiques du circuit Stratix 1S Logic Elements (LE) bits de mémoire on-chip Pré-programmée avec un design Nios-II présent dans la flash, Lorsque la configuration est terminée, le niosii commence l exécution du boot code présent en flash

10 Fonctionnalité mixte Une application peut être composée d une partie matérielle accélératrice sur le FPGA Couplée à une partie logicielle en softcore De plusieurs technos différentes On a alors besoin d une conception conjointe logicielle/matérielle (ou codesign) Rupture dans la méthodologie classique!

11 Digital Set-Top Box System Diagram Broadcast Signal Satellite, Terrestrial, Cable Phone Non Altera Altera Devices Altera Altera IP Solutions Other Services Network Control Digital Digital Digital Tuner Tuner Tuner ADC ADC ADC Interface Bridge External Interfaces Demodulation Demodulation Demodulation &FEC FEC &&FEC DRAM CPU & MPEG Decoder Personal Video Recorder Conditional Access Manager Residential LAN A/V Decode Video Encode M82092IDE IDE Controller ATA1 M82371IDE IDE Controller ATA4 LAN Link Demultiplex & Descramble IDE Interface ROM RAM Post A/V Processing Timing Control DAC Audio DAC Video FIR Compiler Color Space Converter

12 Plasma Display Panel Module System Diagram Non Altera Altera Devices Altera Altera IP Solutions Timing Control Digital Image Source Decode Display Processing Plasma Display Driver Driver IC(N) COF Strips Color Space Converter SDRAM Controller SDRAM MPEG-2 Video Decoder (CS6651)

13 Color Laser Printer System Diagram Non Altera Altera Devices Bus Altera IP Solutions Altera Other Services Flash Card Interface DDR SDRAM DDR SDRAM Controller I/O & System Control LAN Link Peripheral Interface CPU LAN Color Space Converter DDR SDRAM Controller PCI Compiler Peripheral 10/100 Ethernet MAC USB 1.1 and 2.0 Device Controller PCI Bus LCD Control LCD Panel Image CODEC Image Processing & Enhancement Print Engine Interface Print Engine FIR Compiler Color Space Converter

14 DSL Router System Diagram Non Altera Altera Devices Bus Altera IP Solutions Altera Memory Other Services Memory Controller Security Processor CPU PCI Bus PCI-Utopia Bridge SDRAM Controller DES Encryption Rijndael Encryption/ Description AES Cyptoprocessor PCI-MII Bridge Traffic Management (VoIP & Video Processing) DSL Modem Chips LAN Ethernet Ethernet Ethernet MAC MAC MAC Ethernet Ethernet Ethernet Transceiver Transceiver Transceiver DSL Line Utopia Master Transmitter/Receiver PCI Compiler, 32-bit Target 10/100 Ethernet MAC

15 Factory Automation Image Sensor System Diagram Non Altera Altera Devices Functional Block Altera IP Solutions Altera Other Services Video Input Video Input Buffer Memory Video Input Buffer Memory Buffer Memory FIR Filter Image-to-Data Conversion SRAM 32-bit Processor Flash Recognition Module Configuration Manager UART UART Profibus Controller Host System Nios Peripheral Library UART FIR Compiler

16 Auto Telematics/Entertainment System Diagram Non Altera Altera Other Services Altera Devices Bus Functional Block Sub System Altera IP Solutions Telematics/Entertainment Controller Memory GPS Navigation System Display OSD RISC CPU & Subsystems Image Processing Nios Peripheral Library CAN Bus MCAN2D1 CAN 2.0 Network Controller Car Multimedia Bus Memory Card Interface DVD Interface Camera Interface Memory Card DVD Player Digital Camera Phone/PDA Interface Mobile Phone / PDA Regional Defined Road Tolling Smart card Interface 10/100 Ethernet MAC M82092IDE IDE Controller ATA1 M82371IDE IDE Controller ATA4 USB 2.0 Device Controller

17 2. Les composants d un System on Programmable Chip

18 Standard Reference Design Block Diagram 1MB SRAM 8MB FLASH 16MB Compact FLASH Nios II Processor Tri-State Bridge Address (32) Read Write Data In (32) Data Out (32) IRQ IRQ #(6) On-Chip Off-Chip Avalon Switch Fabric 32-Bit Nios II Processor Tri-State Bridge Compact Flash PIOs 32MB SDRAM SDRAM Controller UART ROM (with Monitor) General Purpose Timer Periodic Timer JTAG_UART Reconfig PIO LED PIO LCD PIO 7-Segment LED PIO 8 LEDs Expansion Header J12 2 Digit Display Button PIO 4 Momentary buttons Level Shifter Ethernet MAC/PHY

19 a. Nios-II based system

20 Principe du SOPC 1 Available Programmable Logic 3 2 Memory PLLs Logic

21 Nios II Processor Block Diagram Nios II Processor Core Tightly-Coupled Instruction Mem reset clock JTAG interface to Software Debugger HardwareAssisted Debug Module Program Controller & Address Generation Exception Controller Interrupt Controller irq[31..0] Custom I/O Signals Custom Instruction Logic General Purpose Registers r0 to r31 Instruction Cache Tightly-Coupled Instruction Mem Instruction Bus Control Registers ctl0 to ctl4 Arithmetic Logic Unit Data Bus Data Cache Tightly-Coupled Data Mem Tightly-Coupled Data Mem

22 Caractéristiques du NiosII Architecture de Harvard Data Master port Instruction Master port Banc de 32 registres 32 bits, Chacune des unités précédente définit l architecture NiosII, mais rien n oblige que ces unités soient réalisées en hard, Exemple : l unité flottante est émulée en Sw Lorsqu une instruction n est pas implémentée en Hw, le processeur génère une exception, et l exception handler appelle la routine d émulation Sw (instruction, div ).

23 Diagramme du processeur Nios

24 Registres généraux du Nios-II

25 Registres de contrôle

26 Contrôleur d interruptions Le processeur Nios-II supporte 32 niveaux d interruption (IRQ) La priorité des interruptions est fixée par logiciel Les interruptions sont autorisées individuellement par le registre ienable et globalement par le registre d état Une interruption est générée si et seulement si les 3 conditions suivantes sont réunies : L entrée IRQi est active Le bit i du registre ienable est à 1 Le champs PIE du registre d état est à 1

27 Nios II Versions Nios II Processor Comes In Three ISA Compatible Versions FAST: Optimized for Speed STANDARD: Balanced for Speed and Size ECONOMY: Optimized for Size Software Code is Binary Compatible No Changes Required When CPU is Changed

28 Binary Compatibility / Flexible Performance Nios II /f Fast Nios II /s Standard Nios II /e Economy Pipeline 6 Stage 5 Stage None H/W Multiplier & Barrel Shifter 1 Cycle 3 Cycle Emulated In Software Branch Prediction Dynamic Static None Instruction Cache Configurable Configurable None Data Cache Configurable None None TCM (Instr / Data) Up to: 4 / 4 Up to: 4 / 0 0/0 Logic Usage (Logic Elements) Custom Instructions Up to 256

29 Nios II: Faster & Smaller 250 Fast 4X Faster Performance (DMIPS) Standard 10% Smaller Over 2X Faster Economy 50% Smaller 0 0 Results Based on Stratix II FPGA CPU Core Size (Logic Elements)

30 Variation with FPGA Device 250 Fast DMIPS Standard 100 Economy Logic Elements Stratix II Stratix Cyclone HC-Stratix Cyclone II

31 Nios II: Hard Numbers Nios II/f Stratix II Stratix Cyclone II Cyclone Nios II/s Nios II/e ALUTs 1029 ALUTs 483 ALUTs Stratix II 2S60-C3 Stratix II 2S60-C3 Stratix II 2S60-C LEs 1170 LEs 529 LEs Stratix 1S80-C5 Stratix 1S80-C5 Stratix 1S80-C LEs 1033 LEs 542 LEs EP2C20-C6 EP2C20-C6 EP2C20-C LEs 1145 LEs 522 LEs EP1C20-C6 EP1C20-C6 EP1C20-C6 * FMax Numbers Based on Reference Design Running From On-Chip Memory (Nios II/f 1.15 DMIPS / MHz)

32 Accès mémoire Protocole de rangement mémoire Little Endian Le mapping des adresses des mémoires et des périphériques est design-dependent. Seules trois adresses font partie du processeur : Adresse de Reset Adresse d exception Adresse du Break Handler

33 Tightly Coupled Masters Connected to tightly-coupled slaves through Tightly Coupled Memory Interfaces Slaves are on-chip true dual port memories They allow Normal data master to connect to second port, allowing reading and writing of data TightlyCoupled Instruction and Data Masters Regular Instruction and Data Masters Nios II CPU Instruction Master TCMs Data Master Tightly Coupled Data Master Tightly Coupled Instruction Master Slave 32 Slave Tightly Coupled Memory Interface Avalon Switch Fabric Avalon Slave Avalon Slave

34 Mémoire off-chip SDRAM Correspond au standard pc100 Synchrone et dynamique Il faut ajouter un contrôleur sur le SoC qui traduit le protocole Avalon dans l interface de la mémoire choisie, + un PLL : l horloge de la RAM est de même période que le contrôleur, mais la distance implique un décalage qu il faut compenser : Phase Locked Loop Idéalement il serait possible d atteindre un mot par cycle, mais à cause des temps de pause gérés par le contrôleur pour le rafraichissement il est impossible d atteindre cette performance.

35 Mémoire off-chip utilisé en TP Mémoire SRAM (statique) Utilisé comme mémoire principale Mémoire flash Contient la configuration utilisateur du FPGA Plus la safe configuration du FPGA Pour la stratix-i, la flash de 8Mo est découpée en 128 sections réinscriptibles individuellement de 64Ko

36 Nios II System Design Flow SOPC Builder GUI Processor Library Configure Processor Custom Instructions Peripheral Library Select & Configure Peripherals, IP IP Modules Software Development Hardware Development Connect Blocks HDL Source Files Testbench Synthesis & Fitter User Design Other IP Blocks Quartus II Generate Hardware Configuration File Nios II EDS C Header files Custom Library Peripheral Drivers Executable Code Verification & Debug JTAG, Serial, or Ethernet Altera FPGA On-Chip Debug Software Trace Hard Breakpoints SignalTap II Compiler, Linker, Debugger User Code Libraries RTOS GNU Tools Nios II C2H Compiler

37 Plan Processeurs embarqués : conception conjointe System on Programmable Chip = Systèmes à base de Nios-II Le bus système Avalon Les périphériques on-chip

38 b. Bus Avalon

39 Plan de la section Avalon i. ii. iii. iv. v. vi. Introduction à l interconnect système Les signaux du système Avalon Comportement en mode Escalve Comportement en mode Maître Mode Pipeline Le mode tristate

40 Qu est ce qu Avalon? Avalon (en gaulois «la pommeraie») est, dans la légende arthurienne, une île mythologique. Avalon est une spécification d interfaces pour des composants sur puce. Les composants sont mappés dans l espace mémoire, ce qui est référencé comme Avalon-MM pour Memory Mapped. La spécification définit les transferts entre un (ou plusieurs) périphériques et une structure d interconnect. Avalon est un système de communication maître-esclave.

41 Master/Slave Un composant Maître sur le bus initie les transaction soit en envoyant directement des données, soit en emmettant des requêtes aux composants esclaves. Un composant Esclave ne prend jamais l initiative d utiliser le bus (en lecture ou en écriture). Il ne fait que répondre aux requêtes des maîtres.

42 Les autres protocoles d interconnect Altera Avalon Xilinx CoreConnect ARM Amba Wishbone

43 Spécification Avalon La spécification définit Un ensemble de signaux Le comportement des périphériques Les types de transferts supportés par ces signaux Chaque périphérique est connecté par un(ou +) port (M/S) Tous les ports sont reliés au system interconnect fabric C est un standard ouvert

44 Exemple de système basé Avalon On-Chip

45 Exemple (suite)

46 ii. Les signaux

47 Caractéristiques générales Lignes séparées pour Les adresses, Les données (entrantes et sortantes si pas tristate), Le contrôle. Lignes de données de largeur jusqu à 1024, Opérations synchrones, Performances jusqu à un transfert par cycle, Actifs à l état haut sauf si suivis de _n (read_n).

48 Liste de signaux pour un port Esclave Signal type (22) width dir Description Clk 1 In synchronisation Chipselect 1 In Address 1-32 In When desarted, Slave ignores all other signals Word offset in the slave adress space Read 1 In Read request (not required for WOM) Readdata Out Write 1 In Writedata In Byteenable 2,4-128 In Write request (not required for ROM) Enable 1 byte lane on ports > 8bits Writebyteenable 2,4,-128 In = BE and write begintransfer =1 at the first cycle of every transfer 1 In

49 Liste de signaux pour un port Esclave Wait-states signals waitrequest 1 Out Slave can t respond => stall Pipeline signals readdatavalid 1 Out Asserted at end of wait Burst signals burstcount 2-32 In Number of transfer in a burst beginbursttranf 1 In Indicate start of a burst Flow-control signals Readyfordata 1 Out Ready for a write transfer dataavailable 1 Out Ready for a read transfer endofpacket 1 Out Periperal-specific

50 Liste de signaux pour un port Esclave Tristate signals data InOut Bidirectional data outputenable 1 In When =0 slave must not drive data Other signals irq 1 Out reset 1 In resetrequest 1 Out If slave need to be serviced by master Peripheral resets the entire avalon system

51 Liste des signaux pour un port Maître (17) Les même signaux Souvent de direction opposée En plus (2) : Flush; Data; Irq; Irqnumber; 6; 1; 8, , 1,32; En moins (7) : Outputenable, Chipselect, Writebyteenable, Begintranserf, Beginbursttransfer, Readyfordata, Dataavailable, Out; Pipeline signal InOut; In; Each line corresponds directly to the irq signal on the slave port In; Interrupt priority of each slave port

52 Interfaces configurables Par exemple une ROM ne nécessite que les signaux : Address, read-data, Chipselect Un registre RO : Writedata, Write, Chipselect, clk

53 iii. Le comportement en mode esclave

54 Plusieurs modes Les interfaces Avalon supportent les propriétés suivantes : Wait-states pour les esclaves (fixe ou variable), Pipeline, Burst, Tristate, Flow-control Le mode fondamental n utilise aucune des propriétés ci-dessus.

55 Protocole synchrone Un cycle est défini d un front montant à l autre de l horloge système. Le protocole est synchrone sur cette horloge : Tous les transferts commencent au front montant, Tous les signaux sont donc générés par / à Clk, Les signaux doivent être stables pendant l état haut (holdtime), Il est possible de connecter des périphériques asynchrones (comme des mémoires off-chip : clk différent), Dans ce cas, le concepteur doit faire en sorte que les signaux sont stables pendant l état haut de clk

56 Adressage Esclave L adresse en entrée des ports esclaves est une adresse de mots, désignant donc un offset dans l espace d adressage du port esclave. Chaque adresse accède donc à un mot complet par rapport à la largeur des signaux readdata ou writedata. Maître Les adresses envoyés par le maître sont des adresses d octets, sans prise en compte de la largeur des bus de données, Par exemple, un port maître de données de 32 bits devra aligner ses adresses sur des frontières de 4 octes : 0x00, 0x04, 0x08, 0x0C Pour accéder à un octet spécifique dans un mot, le maître dit utiliser le signal byteenable.

57 Transferts en mode Esclave Le port est soit désigné par le chipselect Lorsque le signal est désactivé, l esclave ignore les autres signaux Lorsqu il est actif, les signaux read/write indique le type d accès Ou le port est désigné uniquement par les signaux Read/write L esclave est en mode Idle lorsque les 2 sont à Zéro

58 Temps d accès Périphériques asynchrones (mémoires off-chip) : Accès dans le cycle courant Périphériques synchrones (mémoire on-chip) : 1 cycle d attente (wait-states) Plusieurs cycles d attentes fixes Cycles d attentes variables => waitrequest

59 Lecture en mode Esclave en un cycle Temps de traitement de la requête par le maître Temps de traitement de la requête par l esclave

60 Lecture en mode Esclave avec 1 cycle d attente

61 Lecture en mode Esclave avec plusieurs cycles d attente

62 Lecture en mode Esclave avec cycles d attente variables Le système avalon n a pas de timeout!!

63 Écriture en mode esclave en 1 cycle

64 iv. Transferts en mode Maître

65 Transfert en mode Maître Comme l adresse d octet est comprise comme une adresse de mot par l esclave, le maître envoie le signal Byteenable, C est un vecteur dont la taille est égale au nombre d octets dans la largeur du bus de données. Sans sa présence, l esclave renverrait tout le mot Les combinaisons valides En 32 bits sont : 0001, 0010, 0100, 1000, 0011, 1100, 1111

66 Lecture en mode Maître en 1 cycle

67 Lecture en mode Maître avec cycles d attente

68 Ecriture en mode Maître avec cycles d attente

69 v. Mode tristate

70 Mode pipeline Utilisé pour communiquer avec des périphériques externes : mémoires, processeurs Ce mode permet de s adapter à de nombreux protocoles d IPs externes Par exemple pour communiquer avec des devices qui partagent les bus d adresse et de données sur le circuit imprimé (PCB). Le bus de données devient donc bidirectionnel Les esclaves sont contrôlés par le signal outputenable Ce signal est émis par l interconnect en fonction de l adresse envoyé par le mâitre

71 Adressage Dans le mode tristate, l adresse sur le port esclave devient une adresse d octet contrairement à l adresse de mots en mode fondamental. Si le bus est plus large qu un octet, il faut alors corriger le mapping des adresses venant du maître vers le bus d adresse du port esclave!! A0 du port esclave Adresse provenant de l interconnect fabric

72 Différences avec le mode non-tristate Master No-tristate Master Tristate = Wdata Rdata write read data write read Wdata Rdata write read byteenable Avalon Interconnect CS + OE Wdata Wdata Rdata write read waitrequest Slave No-tristate waitrequest Slave No-tristate

73 Ecriture/Lecture en mode Maître Read data into master Write data into slave

74 vi. Mode Pipeline

75 Mode pipeline Il n y a que des transferts pipeline sur les transferts lecture pas en écriture. La durée d un transfert pipeliné se divise en 2 phases : Un port maître initie un transfert (remplit le pipeline) en positionnant l adresse durant la phase d adresse Un port esclave continue le transfert en délivrant la donnée durant la phase de données La phase d adresse d un nouveau transfert peut commencé avant la fin de la phase de données précédente La latence du pipeline est égale à la différence entre la fin de la phase d adresse et la fin de la phase de données.

76 Transfert lecture pipeliné en mode esclave

77 Transfert lecture pipeliné en mode maître

78 Lecture pipelinée esclave avec latence variable

79 Plan Processeurs embarqués : conception conjointe System on Programmable Chip = Systèmes à base de Nios-II Le bus système Avalon Les périphériques on-chip

80 c. Les périphériques on-chip

81 i. Hiérarchie Mémoire Blocs RAM Caches TCM On-Chip RAM SDRAM Flash Pios Recensement Leds Afficheurs 7 segments Boutons Autres Timers PLL

82 Standard Reference Design Block Diagram 1MB SRAM 8MB FLASH 16MB Compact FLASH Nios II Processor Tri-State Bridge Address (32) Read Write Data In (32) Data Out (32) IRQ IRQ #(6) On-Chip Off-Chip Avalon Switch Fabric 32-Bit Nios II Processor Tri-State Bridge Compact Flash PIOs 32MB SDRAM SDRAM Controller UART ROM (with Monitor) General Purpose Timer Periodic Timer JTAG_UART Reconfig PIO LED PIO LCD PIO 7-Segment LED PIO 8 LEDs Expansion Header J12 2 Digit Display Button PIO 4 Momentary buttons Level Shifter Ethernet MAC/PHY

83 En TP Chaque composant est un cas d étude à lui seul. Pour comprendre en détail Le fonctionnement, Les paramètres de configuration de chacun Nous utiliserons la documentation sur

Cours FPGA 02/01/2014. L architecture SOPC Des FPGAs

Cours FPGA 02/01/2014. L architecture SOPC Des FPGAs L architecture SOPC Des FPGAs 1 Ce document aborde l architecture moderne des FPGA et notamment la technologie SOPC (system on programmable chip). Cette technologie SOPC permet d associer des structures

Plus en détail

Serveur Web embarqué

Serveur Web embarqué Serveur Web embarqué OBJECTIFS : Dans ce TP vous allez concevoir un serveur Web que vous implanterez sur une carte DE2. MANIPULATION : Pour faire ce TP vous devez disposer des éléments suivants : Quartus

Plus en détail

Introduction à la conception SoPC. MASTER SEC Hervé BOEGLEN

Introduction à la conception SoPC. MASTER SEC Hervé BOEGLEN Introduction à la conception SoPC MASTER SEC Hervé BOEGLEN Plan 1. Introduction 2. Technologie des FPGA 3. Les HDL 4. Le langage VHDL 5. Outils de développement ALTERA (Quartus II + DE2) 6. NIOS II et

Plus en détail

Advanced Electronic Design 3 rue de L Eperon 77000 MELUN Tél : 01 64 52 16 96 E-Mail : info@a-e-d.com Web : www.a-e-d.com.

Advanced Electronic Design 3 rue de L Eperon 77000 MELUN Tél : 01 64 52 16 96 E-Mail : info@a-e-d.com Web : www.a-e-d.com. Advanced Electronic Design 3 rue de L Eperon 77000 MELUN Tél : 01 64 52 16 96 E-Mail : info@a-e-d.com Web : www.a-e-d.com Processeur JAP IP Introduction La société AED propose une IP du processeur JAP

Plus en détail

Caméra embarquée sur Ethernet / Internet

Caméra embarquée sur Ethernet / Internet Caméra embarquée sur Ethernet / Internet Projet de semestre de Sylvain Pasini Professeur : Responsable : Paulo Ienne René Beuchat Lausanne, le 10 février 2003 Sylvain Pasini 1 1. Objectifs 2. Applications

Plus en détail

Supports d exécution matériels pour l embarqué. Jean-Philippe Babau

Supports d exécution matériels pour l embarqué. Jean-Philippe Babau Supports d exécution matériels pour l embarqué Jean-Philippe Babau Département Informatique, INSA Lyon Les contraintes Coût de quelques euros à quelques centaines d'euros Contraintes d énergie (mobilité,

Plus en détail

Etre capable de réaliser et simuler avec Quartus II un compteur en mode schématique Logiciels QuartusII Logique de base, architecture de FPGA

Etre capable de réaliser et simuler avec Quartus II un compteur en mode schématique Logiciels QuartusII Logique de base, architecture de FPGA Cyclone QuartusII design Cyclone Quartus base Quartus II - Schematic Objectif Moyens Préliminaire Théorie Matériel Durée Etre capable de réaliser et simuler avec Quartus II un compteur en mode schématique

Plus en détail

Découverte du système NIOS II Altera

Découverte du système NIOS II Altera Découverte du système NIOS II Altera Note: Les illustrations correspondent à la version logicielle Quartus 8.1 1) Objectif pédagogique Cette première séance, incontournable, offre la possibilité de découvrir

Plus en détail

MEMOIRE CENTRALE BUS INTERCONNEXION UNITE ECHANGE UNITE ECHANGE UNITE ECHANGE

MEMOIRE CENTRALE BUS INTERCONNEXION UNITE ECHANGE UNITE ECHANGE UNITE ECHANGE Les Mémoires Assemblage de Transistors et condensateurs Circuit décodeur d adresse Exploitées pour construire les registres du processeur, la mémoire centrale, les ports d Entrées / Sorties (Unité d Echange)

Plus en détail

Architecture 68332 06/06/02 LE 68332

Architecture 68332 06/06/02 LE 68332 LE 68332 LE 68332...1 ELÉMENTS SUR LE MICROCONTRÔLEUR 68332...2 SYSTEM INTEGRATION MODULE (SIM)...2 QUEUED SERIAL MODULE (QSM)...3 TIME PROCESSOR UNIT (TPU)...3 IMPLANTATION MÉMOIRE :...4 MODULE SIM :

Plus en détail

Structure du bus système Gestion du bus système Fonctionnement des périphériques

Structure du bus système Gestion du bus système Fonctionnement des périphériques Périphériques et bus système Structure du bus système Gestion du bus système Fonctionnement des s MÉMOIRE PRINCIPALE BUS SYSTÈME Cache d'instructions MMU TLB Unité de de contrôle Unité de de traitement

Plus en détail

Conception et microprocesseurs

Conception et microprocesseurs Electronique embarquée Conception et microprocesseurs Richard Grisel Professeur des Universités Université de Rouen Conception et microprocesseurs Architectures et composants: Logiciel; Matériel. Test

Plus en détail

NOTICE D UTILISATION Option USB 2-Ports USB FRANCAIS

NOTICE D UTILISATION Option USB 2-Ports USB FRANCAIS NOTICE D UTILISATION Option USB 2-Ports USB FRANCAIS Introduction Ce supplément vous informe de l utilisation de la fonction USB qui a été installée sur votre table de mixage. Disponible avec 2 ports USB

Plus en détail

Technologies SOC (System On Chip) (Système sur une seule puce)

Technologies SOC (System On Chip) (Système sur une seule puce) Technologies SOC (System On Chip) (Système sur une seule puce) Pierre LERAY et Jacques WEISS Équipe de recherche ETSN Supélec Campus de Rennes février, 02 Technologies SoC ; P. Leray, J. Weiss 1 Évolution

Plus en détail

> System on Chip Altera <

> System on Chip Altera < V2013.06 Advanced Logic Synthesis for Electronics http://www.alse-fr.com Nios II, Qsys & FPGA SoC? Maîtrisez... grâce à nos formations : > System on Chip Altera < Essential + Expert Pour les ingénieurs

Plus en détail

Gestion Mémoire. Informatique Embarquée M2 / 2014. Gestion Mémoire

Gestion Mémoire. Informatique Embarquée M2 / 2014. Gestion Mémoire Informatique Embarquée M2 / 24 24 Interaction CPU / mémoire Bus d'adresses CPU Bus de Données Bus de Contrôle 24 Architecture Von Neumann CPU contient: Instructions et Données CPU charge les instructions

Plus en détail

Architecture des ordinateurs

Architecture des ordinateurs Architecture des ordinateurs Généralités Processeur Carte mère Mémoire Bus Interfaces d'entrée-sortie Cartes d'extension Périphériques Évolution Presque le montage d'un PC 1 Familles d'ordinateurs Serveur

Plus en détail

Bus de terrain. Thèmes abordés 25.03.2015

Bus de terrain. Thèmes abordés 25.03.2015 Bus de terrain Un protocole répandu et facile à implémenter 1 Thèmes abordés Présentation Historique caractéristique de MODBUS MODBUS Implantation dans le marché Exemples d appareils, exemples de logiciels

Plus en détail

Les systèmes embarqués

Les systèmes embarqués Unité IFS (Interface) Les systèmes embarqués Architecture des systèmes à processeur Etienne Messerli Le 17 février 2015 p 1 Ordinateur Système UNIVERSEL de traitement de l'information "binaire" Utilisé

Plus en détail

Chapitre 1 : Introduction aux méthodologies de conception et de vérification pour SE

Chapitre 1 : Introduction aux méthodologies de conception et de vérification pour SE Chapitre 1 : Introduction aux méthodologies de conception et de vérification pour SE 1. Rappel de ce qu est un SE 2. Conception au niveau système (ESL) Méthodologie de conception (codesign logiciel/matériel)

Plus en détail

DAQ Caméra Compton Carte AMC et acquisition μtca

DAQ Caméra Compton Carte AMC et acquisition μtca DAQ Caméra Compton Carte AMC et acquisition μtca J.P. Cachemiche F. Cassol, M. Rodo, C. Morel Centre de Physique des Particules de Marseille Lyon - 126 Octobre 2014 DAQ Caméra Compton CPPM 1 Plan Architecture

Plus en détail

Systèmes numériques V4

Systèmes numériques V4 Systèmes numériques V4 04-02-2013 1 L objectif de cet enseignement pratique est une initation aux systèmes numériques, mettant en œuvre les concepts de développement sur circuits programmables de type

Plus en détail

Communications entre tâches logicielles et matérielles dans un contexte d OS temps réel sur une architecture FPGA reconfigurable.

Communications entre tâches logicielles et matérielles dans un contexte d OS temps réel sur une architecture FPGA reconfigurable. Arthur Segard 3eme année ENSEA section Informatique et Systèmes DEA Traitement des Images et du Signal Communications entre tâches logicielles et matérielles dans un contexte d OS temps réel sur une architecture

Plus en détail

TP : Système sur un FPGA La plateforme ML403

TP : Système sur un FPGA La plateforme ML403 TP : Système sur un FPGA La plateforme ML403 1. Introduction... 2 2. Conception du système... 2 3. Détails du système... 15 4. Compilation de la plateforme matérielle... 17 5. Les applications standalone...

Plus en détail

SoC : Système on Chip. C est le concept d intégrer une fonction électronique dans un composant programmable.

SoC : Système on Chip. C est le concept d intégrer une fonction électronique dans un composant programmable. 0 Présentation du TP : Pré-requis : Durée estimée : Objectif : Avoir suivi les TP_description_schématic_compteur-FPGA et TP_compteur_VHDL_virtual_instruments-FPGA. Connaissance du langage C ANSI. 2 heures.

Plus en détail

REPTAR. Reconfigurable Embedded Platform for Training And Research. Buts du projet

REPTAR. Reconfigurable Embedded Platform for Training And Research. Buts du projet No REPTAR Reconfigurable Embedded Platform for Training And Research Cours CSE HEIG-VD Institut REDS, Reconfigurable & Embedded Digital Systems rte Cheseaux 1, 1400 Yverdon-les-Bains http://www.reds.ch/

Plus en détail

Notions d IPMI et retour. Ecole d électronique numérique Fréjus 28 novembre 2012 Nicolas LETENDRE

Notions d IPMI et retour. Ecole d électronique numérique Fréjus 28 novembre 2012 Nicolas LETENDRE Notions d IPMI et retour d experience du LAPP Ecole d électronique numérique Fréjus 28 novembre 2012 Nicolas LETENDRE L IPMI (Intelligent Platform Management Interface) Définition d Interfaces de bas niveau

Plus en détail

SOC et IP. Patrice Nouel. http://vhdl33.free.fr

SOC et IP. Patrice Nouel. http://vhdl33.free.fr Patrice Nouel http://vhdl33.free.fr Technologie - Etat de l'art Les FPGA sont toujours à la pointe de la technologie pour compenser leur pertes en performance. EX: 65nm pour la série Virtex5, 40nm pour

Plus en détail

Systèmes multi-processeurs intégrés sur puce

Systèmes multi-processeurs intégrés sur puce Systèmes multi-processeurs intégrés sur puce version 1.0 PHY 568 Alain Greiner Pla n Architectures multi-processeurs à mémoire partagée Applications parallèles embarquées Bus système / exemple du PIBUS

Plus en détail

Processeur JAP. Le langage JAVA

Processeur JAP. Le langage JAVA Processeur JAP Ce document présente les dernières nouveautés concernant le processeur JAVA de la société AED. Il commence par un rappel sur les caractéristiques du processeur actuel, puis présente les

Plus en détail

Composantes principales des ordinateurs

Composantes principales des ordinateurs Composantes principales des ordinateurs GIF-1001: Ordinateurs: Structure et Applications Jean-François Lalonde, Hiver 2015 Stallings ch. 3, Englander ch. 7, 10.1 Architecture von Neumann Mémoire (données

Plus en détail

Chapitre 2 : Architecture d un ordinateur

Chapitre 2 : Architecture d un ordinateur I. Introduction : Chapitre 2 : Architecture d un ordinateur Activité 1 : Q : Comment on peut effectuer un traitement automatique? R : On doit utiliser une machine automatique c est l ordinateur. Q : Quelles

Plus en détail

CARTE D'ACQUISITION PCI: CONCEPTION ET REALISATION

CARTE D'ACQUISITION PCI: CONCEPTION ET REALISATION CARTE D'ACQUISITION PCI: CONCEPTION ET REALISATION Antonio PEREZ-BERDUD Vincent CHEVALIER Juin 1996 Projet dirigé par: Mr M. BENKAIS Mr P. MARCHEGAY 1996 IXL 1 INTRODUCTION Convertisseurs Analogique /

Plus en détail

Architecture des ordinateurs. Mémoires (II) Licence Informatique - Université de Provence. Jean-Marc Talbot

Architecture des ordinateurs. Mémoires (II) Licence Informatique - Université de Provence. Jean-Marc Talbot Architecture des ordinateurs Licence Informatique - Université de Provence Jean-Marc Talbot Mémoires jtalbot@cmi.univ-mrs.fr L3 Informatique - Université de Provence () Architecture des ordinateurs 120

Plus en détail

MAGILLEM: environnement de contrôle de flot pour la conception ESL (Electronic System Level)

MAGILLEM: environnement de contrôle de flot pour la conception ESL (Electronic System Level) MAGILLEM: environnement de contrôle de flot pour la conception ESL (Electronic System Level) Atelier «outils pour l IDM» Mardi 27 janvier 2009 ENSEEIHT - Toulouse Moving from traditional flow to ESL (Electronic

Plus en détail

Les entrées/sorties Les périphériques

Les entrées/sorties Les périphériques Les entrées/sorties Les périphériques La fonction d un ordinateur est le traitement de l information (fonction réalisée au niveau de la mémoire et l UC). L ordinateur acquiert cette information et restitue

Plus en détail

Vers du matériel libre

Vers du matériel libre Février 2011 La liberté du logiciel n est qu une partie du problème. Winmodems Modem traditionnel Bon fonctionnement Plus cher Electronique propriétaire Blob sur DSP intégré au modem Bien reçu par les

Plus en détail

Ajout du support du MicroBlaze dans DNA-OS Stage d excellence Juin-Juillet 2012. Guiroux Hugo Laboratoire SLS - TIMA

Ajout du support du MicroBlaze dans DNA-OS Stage d excellence Juin-Juillet 2012. Guiroux Hugo Laboratoire SLS - TIMA Ajout du support du MicroBlaze dans DNA-OS Stage d excellence Juin-Juillet 2012 Guiroux Hugo Laboratoire SLS - TIMA 24 juillet 2012 Table des matières 1 Introduction 3 2 Présentation 4 2.1 Précédents travaux..........................

Plus en détail

Technologies des mémoires dans les systèmes embarqués. Richard Grisel Professeur des Universités Université de Rouen

Technologies des mémoires dans les systèmes embarqués. Richard Grisel Professeur des Universités Université de Rouen Technologies des mémoires dans les systèmes embarqués Richard Grisel Professeur des Universités Université de Rouen Introduction Mémoire vous avez dit mémoire? Stockage des informations Quel type d information?

Plus en détail

Stockage : capacité, performances

Stockage : capacité, performances Stockage : capacité, performances Intervenant :Thomas Robert C234-4 thomas.robert@telecom-paristech.fr Transparents : Thomas Robert Institut Mines-Télécom Lectures possibles Chapitre 7.2 de : http://ceit.aut.ac.ir/~amirkhani/

Plus en détail

Cours 3 : Flot de concep6on et FPGA. Flot de concep6on. La synthèse 22/02/09. Architecture 2 Ensimag. Entrée : Descrip6on du circuit.

Cours 3 : Flot de concep6on et FPGA. Flot de concep6on. La synthèse 22/02/09. Architecture 2 Ensimag. Entrée : Descrip6on du circuit. Cours 3 : Flot de concep6on et FPGA Architecture 2 Ensimag Flot de concep6on Source : Spartan 3 Genera0on FPGA User Guide La synthèse Entrée : Descrip6on du circuit Schéma Langage de descrip6on (exemple

Plus en détail

M a c h i n e V i r t u e l l e R a d i o

M a c h i n e V i r t u e l l e R a d i o M a c h i n e V i r t u e l l e R a d i o Riadh Ben Abdallah riadh.ben-abdallah@inria.fr Laboratoire CITI, Équipe Systèmes Embarqués Séminaire des thésards, 20 Mars 2008 1 Le Contexte radio logicielle

Plus en détail

Architecture des Ordinateurs et Systèmes d Exploitation. Entrées / Sorties Bus

Architecture des Ordinateurs et Systèmes d Exploitation. Entrées / Sorties Bus Architecture des Ordinateurs et Systèmes d Exploitation Entrées / Sorties Bus Quelques exemples d Entrées/Sorties Clavier (entrée) 0.01 Ko/s Souris (entrée) 0.02 Ko/s Disquette (sauvegarde) 50 Ko/s Imprimante

Plus en détail

Architecture et Système

Architecture et Système Architecture et Système Stefan Schwoon Cours L3, 2014/15, ENS Cachan Rappels Quelques éléments qu on a pu construire à partir des transistors (et une horloge): fonctions arithmétiques et logiques multiplexeur,

Plus en détail

Entrées-Sorties: Architectures de bus. GIF-1001 Ordinateurs: Structure et Applications, Hiver 2015 Jean-François Lalonde

Entrées-Sorties: Architectures de bus. GIF-1001 Ordinateurs: Structure et Applications, Hiver 2015 Jean-François Lalonde Entrées-Sorties: Architectures de bus GIF-1001 Ordinateurs: Structure et Applications, Hiver 2015 Jean-François Lalonde Architectures CPU/Mémoire/E-S Un ordinateur a cinq composantes de base: le(s) processeur(s)

Plus en détail

MAYA DESIGN CENTER. Grenoble-Paris-Toulouse-Valence-Aix en Provence-Sophia Antipolis

MAYA DESIGN CENTER. Grenoble-Paris-Toulouse-Valence-Aix en Provence-Sophia Antipolis MAYA DESIGN CENTER Grenoble-Paris-Toulouse-Valence-Aix en Provence-Sophia Antipolis Sommaire 1 ) Niveaux d intervention 2 ) Références projets 3 ) IT 4 ) Implantations 5 ) Références clients Niveaux d

Plus en détail

Développement de moyens matériels pour la protection des couches basses du logiciel 1 / 45

Développement de moyens matériels pour la protection des couches basses du logiciel 1 / 45 Développement de moyens matériels pour la protection des couches basses du logiciel Benoît Morgan, Éric Alata, Vincent Nicomette Réunion du groupe RéSIST LAAS-CNRS, INSA Toulouse 15 décembre 2014 Développement

Plus en détail

Architecture SoC-FPGA adaptable dédiée à l'analyse d'images

Architecture SoC-FPGA adaptable dédiée à l'analyse d'images Architecture SoC-FPGA adaptable dédiée à l'analyse d'images Alain AUBERT, Nathalie BOCHARD, Virginie FRESSE Projet EmSoC Villard de Lans, 8-9 juin 2006 Plan de la présentation Description de l'architecture

Plus en détail

Microcontrôleurs. Les PIC

Microcontrôleurs. Les PIC Les PIC I INTRODUCTION Dans la chaîne de traitement de l information, le programme informatique (firmware ou microcode) réalise une fonction importante et est toujours associée à un composant programmable

Plus en détail

PACK VIDEO SURVEILLANCE SUPER HAD

PACK VIDEO SURVEILLANCE SUPER HAD 4 Cameras HAD SONY CCTV / 1 DVR Numérique professionnel Infrarouge Antivandalisme Waterproof 1 4 Système de vidéo surveillance idéal pour les particuliers et professionnels ayant un petit budget pour une

Plus en détail

On distingue deux grandes catégories de mémoires : mémoire centrale (appelée également mémoire interne)

On distingue deux grandes catégories de mémoires : mémoire centrale (appelée également mémoire interne) Mémoire - espace destiné a recevoir, conserver et restituer des informations à traiter - tout composant électronique capable de stocker temporairement des données On distingue deux grandes catégories de

Plus en détail

Architecture matérielle

Architecture matérielle Architecture matérielle Jacques Madelaine 1 Modèle de Von Neumann Mémoire Périphérique d E/S Bus de données Bus d adresses Bus de commandes UC centrale (CPU Central Processing Unit) prend depuis la mémoire

Plus en détail

Technologies cibles pour les systèmes sur puce

Technologies cibles pour les systèmes sur puce INSTITUT SUPÉRIEUR D INFORMATIQUE CHAPITRE 2 Technologies cibles pour les systèmes sur puce Dr. Mohamed-Wassim YOUSSEF 2012 [www.wassimyoussef.info] Co-design & Sécurité des Systèmes Embarqués M2 SSICE

Plus en détail

Communication dans un système embarqué

Communication dans un système embarqué Communication dans un système embarqué L USB, Universal Serial Bus Les cartes SD Protocoles TCP/IP : cas de l Ethernet Le 6lowPan Benjamin Bonny Guillaume Normand Loïc Raucy Theodoros Theodoropoulos 04/03/2011

Plus en détail

C'est quoi la mémoire?

C'est quoi la mémoire? C'est quoi la mémoire? Ce sont des composants électroniques qui ont la particularité de retenir des informations. En informatique, l'information de base (l'alphabet des ordinateurs) est composée de deux

Plus en détail

VERIFICATION DE SOC SOUS VELOCE

VERIFICATION DE SOC SOUS VELOCE VERIFICATION DE SOC SOUS VELOCE Fabrice Muller (1), Gilles Jacquemod (1), Rachid Bouchakour (2) Pôle CNFM PACA Polytech Nice-Sophia (1), Polytech Marseille (2) 1.1 Introduction La vérification des SoC

Plus en détail

1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants :

1 Architecture du cœur ARM Cortex M3. Le cœur ARM Cortex M3 sera présenté en classe à partir des éléments suivants : GIF-3002 SMI et Architecture du microprocesseur Ce cours discute de l impact du design du microprocesseur sur le système entier. Il présente d abord l architecture du cœur ARM Cortex M3. Ensuite, le cours

Plus en détail

Liaisons séries à haute vitesse

Liaisons séries à haute vitesse Liaisons séries à haute vitesse Pr. F. Vannel fabien.vannel@hesge.ch LPSCP Liaisons séries haute vitesse But Transmission séries sur paire différentielles Débit par ligne (~1Gb/s à 28 Gb/s) Horloge + Data

Plus en détail

Guide d'installation rapide TE100-P1U

Guide d'installation rapide TE100-P1U Guide d'installation rapide TE100-P1U V2 Table of Contents Français 1 1. Avant de commencer 1 2. Procéder à l'installation 2 3. Configuration du serveur d'impression 3 4. Ajout de l'imprimante sur votre

Plus en détail

CONTEC CO., LTD. Novembre 2010

CONTEC CO., LTD. Novembre 2010 La gamme CONTEC CONTEC CO., LTD. Novembre 2010 1 Agenda Introduction Data acquisition and control Data Communication Expansion chassis and accessory Distributed I/O and media converter Stainless steel

Plus en détail

Design, améliorations, et implémentations

Design, améliorations, et implémentations CPU et Mémoire Design, améliorations, et implémentations Techniques et caractéristiques modernes qui permettent de donner aux ordinateurs actuels toute leur puissance 1 Architectures CPU Design de l architecture

Plus en détail

Architecture & Nouveautés du Core i7. Xpose Core i7 Guillaume Bedos

Architecture & Nouveautés du Core i7. Xpose Core i7 Guillaume Bedos Architecture & Nouveautés du Core i7 Xpose Core i7 Sommaire Définition Historique Rôle du microprocesseur Architecture d un microprocesseur Core i7 : Améliorations Cache HyperThreading IMC/QPI TurboBoost

Plus en détail

Chap. I : Architecture de base d un ordinateur

Chap. I : Architecture de base d un ordinateur UMR 7030 - Université Paris 13 - Institut Galilée Cours Architecture et Système Dans cette partie, nous décrivons rapidement l architecture de base d un ordinateur et les principes de son fonctionnement.

Plus en détail

Etude et mise en oeuvre de PREEMPT-RT et Xenomai sur cible DSP Blackfin BF537

Etude et mise en oeuvre de PREEMPT-RT et Xenomai sur cible DSP Blackfin BF537 ENSEIRB-MATMECA Rapport de projet avancé 3 ème année électronique Etude et mise en oeuvre de PREEMPT-RT et Xenomai sur cible DSP Blackfin BF537 Etudiants : Alexandre Braconnier Axel Chevalier Jean-Marc

Plus en détail

Data Carrier System (code 5641090)

Data Carrier System (code 5641090) Instructions for Use Instructions d utilisation 2 5 Data Carrier System (code 5641090) 5009756-E 05/2011 2 ENGLISH PARTS OF THE DATA CARRIER READ/WRITE HARDWARE The Data Carrier consists of three parts:

Plus en détail

Chap. I : Architecture de base d un ordinateur

Chap. I : Architecture de base d un ordinateur UMR 7030 - Université Paris 13 - Institut Galilée Cours Architecture et Système Dans cette partie, nous décrivons rapidement l architecture de base d un ordinateur et les principes de son fonctionnement.

Plus en détail

Découverte des ressources disponibles et de l environnement de développement

Découverte des ressources disponibles et de l environnement de développement Denis Hautot Lycée Victor-Hugo BESANÇON. STS SN Développement à base de cartes de prototypage rapide mbed Découverte des ressources disponibles et de l environnement de développement Prérequis : langage

Plus en détail

GA-G41M-Combo (rev. 1.3) Découvrez GIGABYTE» Produits» Support/Téléchargements. Où acheter. Média. G41 Chipset. Ajouter à la liste.

GA-G41M-Combo (rev. 1.3) Découvrez GIGABYTE» Produits» Support/Téléchargements. Où acheter. Média. G41 Chipset. Ajouter à la liste. Page 1GIG Accueil Garantie 5ans Mobile Website! Découvrez GIGABYTE» Produits» Support/Téléchargements Où acheter Média France (Français) Search Accueil > Produits > Carte Mère > Socket 775 > GA-G41M-Combo

Plus en détail

Systèmes Numériques pk SYSTEMES NUMERIQUES. Patrice KADIONIK kadionik@enseirb.fr http://www.enseirb.fr/~kadionik

Systèmes Numériques pk SYSTEMES NUMERIQUES. Patrice KADIONIK kadionik@enseirb.fr http://www.enseirb.fr/~kadionik SYSTEMES NUMERIQUES Patrice KADIONIK kadionik@enseirb.fr http://www.enseirb.fr/~kadionik 1 / 47 PLAN DE LA FORMATION 1. Objectifs de la formation... 3 1.1. Contenu général de l UV...3 1.2. Les intervenants...

Plus en détail

Chapitre2 : Les composants d un ordinateur

Chapitre2 : Les composants d un ordinateur Chapitre2 : Les composants d un ordinateur A. L unité centrale L unité centrale, c est l organe principal de l ordinateur, elle renferme plusieurs composants destinés au traitement et à la circulation

Plus en détail

Informatique Générale

Informatique Générale Informatique Générale Guillaume Hutzler Laboratoire IBISC (Informatique Biologie Intégrative et Systèmes Complexes) guillaume.hutzler@ibisc.univ-evry.fr Cours Dokeos 625 http://www.ens.univ-evry.fr/modx/dokeos.html

Plus en détail

Introduction à l architecture des ordinateurs. Adrien Lebre Décembre 2007

Introduction à l architecture des ordinateurs. Adrien Lebre Décembre 2007 Introduction à l architecture des ordinateurs Adrien Lebre Décembre 2007 Plan - partie 1 Vue d ensemble La carte mère Le processeur La mémoire principal Notion de bus Introduction à l architecture des

Plus en détail

Journée FPGA. Technologie, outils et conception. 11 septembre 2012. Aula de la HEIG-VD, Yverdon-les-Bains, VAUD

Journée FPGA. Technologie, outils et conception. 11 septembre 2012. Aula de la HEIG-VD, Yverdon-les-Bains, VAUD Journée FPGA Technologie, outils et conception 11 septembre 2012 Aula de la, Yverdon-les-Bains, VAUD Cette journée est organisée par le groupe thématique du RCSO-ISYS «Systèmes embarqués à haute performance»,

Plus en détail

LE BIOS : QU EST-CE QUE C EST?

LE BIOS : QU EST-CE QUE C EST? LE BIOS : QU EST-CE QUE C EST? Mewtow 29 octobre 2015 Table des matières 1 Introduction 5 2 Rappels sur le mode réel des processeurs x86 7 2.1 Mémoire en mode réel............................... 7 2.1.1

Plus en détail

CPU ou UCT. Circuit Intégré. Processor (data processing)

CPU ou UCT. Circuit Intégré. Processor (data processing) CPU ou UCT Processor (data processing) Le processeur est une unité d exécution, plus précisément appelée unité centrale de traitement (désignée en franç.par UCT, en ang. CPU (Central Processing Unit) CPU+mémoire

Plus en détail

Spécifications détaillées

Spécifications détaillées Hewlett Packard HP ProLiant ML110 G5 Serveur micro tour 4U 1 voie 1 x Xeon E3110 / 3 GHz RAM 1 Go Disque dur 1 x 250 Go DVD RW Gigabit Ethernet Moniteur : aucun(e) Le serveur HP ProLiant ML110 G5 offre

Plus en détail

HESS High Energy Stereoscopic System

HESS High Energy Stereoscopic System HESS High Energy Stereoscopic System La nébuleuse du Crabe Objectif : Détection et caractérisation des rayons gamma cosmiques d énergie supérieure à 50 GeV Buts : Noyaux Actifs de Galaxies Restes de SuperNovae

Plus en détail

Cas d étude uc/os-ii + Altera

Cas d étude uc/os-ii + Altera Cas d étude uc/os-ii + Altera Plan I. Présentation de la plateforme de développement III. Architecture d un RTOS : cas de uc/os-ii V. Architecture cible : la carte Stratix d Altera Structure des TPs TP_1

Plus en détail

Infotronique 2ème année Module MA3: Composants des systèmes temps réelr

Infotronique 2ème année Module MA3: Composants des systèmes temps réelr Infotronique 2ème année Module MA3: Composants des systèmes temps réelr 1) Méthodologie de conception 2) Outils de conception 3) La simulation et la vérification 1 Objectif Développement de système basé

Plus en détail

Manuel d utilisation de Quartus II

Manuel d utilisation de Quartus II Manuel d utilisation de Quartus II 1- Présentation Ce document a pour but de vous initier à l utilisation du logiciel Quartus II de la société Altéra ; les informations que vous trouverez dans ce document

Plus en détail

Contrôleur VGA. Figure 1. Le port VGA sur la carte Nexys-3

Contrôleur VGA. Figure 1. Le port VGA sur la carte Nexys-3 Contrôleur VGA Un contrôleur VGA 1 est un composant qui contrôle 5 signaux de base pour afficher de la vidéo : - un signal de synchronisation horizontale HS - un signal de synchronisation verticale VS

Plus en détail

StruxureWare Power Monitoring v7.0. La nouvelle génération en matière de logiciel de gestion complète d énergie

StruxureWare Power Monitoring v7.0. La nouvelle génération en matière de logiciel de gestion complète d énergie StruxureWare Power Monitoring v7.0 La nouvelle génération en matière de logiciel de gestion complète d énergie Évolution des deux plate-formes originales Power Monitoring v7.0 SMS ION Enterprise 2012 Struxureware

Plus en détail

Spécifications détaillées

Spécifications détaillées Lenovo (SGFH5FR) Lenovo ThinkCentre Edge 71 1577 Tour 1 x Core i3 2120 / 3.3 GHz RAM 2 Go Disque dur 1 x 500 Go graveur de DVD HD Graphics 2000 Gigabit Ethernet Windows 7 Pro 64 bits Moniteur : aucun(e)

Plus en détail

ISE Implementation. Du VHDL au Bitstream. Carte Digilent Nexys 2. Connexion USB entre la carte et le PC

ISE Implementation. Du VHDL au Bitstream. Carte Digilent Nexys 2. Connexion USB entre la carte et le PC ISE Implementation Du VHDL au Bitstream Carte Digilent Nexys 2 Connexion USB entre la carte et le PC Flot de Conception FPGA Cahier des charges / Spécifications 2 du composant Outil de Simulation Description

Plus en détail

ÉCOLE POLYTECHNIQUE DE MONTRÉAL. Département de Génie Électrique. La technologie de TEXAS INSTRUMENTS DSP pour le cours Analyse des Signaux ELE2700

ÉCOLE POLYTECHNIQUE DE MONTRÉAL. Département de Génie Électrique. La technologie de TEXAS INSTRUMENTS DSP pour le cours Analyse des Signaux ELE2700 ÉCOLE POLYTECHNIQUE DE MONTRÉAL Département de Génie Électrique La technologie de TEXAS INSTRUMENTS DSP pour le cours Analyse des Signaux ELE2700 M. Corinthios et Zaher Dannawi 29 août 2007 2 Tables des

Plus en détail

Outils EDA. Contenu présentation

Outils EDA. Contenu présentation Unité CSF Conception de systèmes numériques sur FPGA Outils EDA Etienne Messerli Mise à jour le 21 février 2012 CSF P1, Méthodologie, p 1 Contenu présentation Design flow VHDL Les outils EDA: catégorie,

Plus en détail

Rappels Fonctions WAN d un routeur Fonction LAN d un routeur Protocoles routés / de routage

Rappels Fonctions WAN d un routeur Fonction LAN d un routeur Protocoles routés / de routage RESEAUX ROUTEUR Plan Généralités Rappels Fonctions WAN d un routeur Fonction LAN d un routeur Protocoles routés / de routage Architecture d un routeur cisco Séquence de démarrage d un routeur cisco Configuration

Plus en détail

Ordinateurs, Structure et Applications

Ordinateurs, Structure et Applications Ordinateurs, Structure et Applications Cours 10, Les interruptions Etienne Tremblay Université Laval, Hiver 2012 Cours 10, p.1 Les interruptions du 8086 Une interruption interrompt l exécution séquentielle

Plus en détail

Rapport de laboratoires INFO-H-507: Réseaux d ordinateurs II

Rapport de laboratoires INFO-H-507: Réseaux d ordinateurs II Rapport de laboratoires INFO-H-507: Réseaux d ordinateurs II Thierry MBARGA Tuan-Tu TRAN 2008-2009 1 Laboratoire 1: pré-requis 1.1 Modules de mémoire des routeurs Cisco 25XX Les différents modules de mémoire

Plus en détail

Connectivité des systèmes embarqués

Connectivité des systèmes embarqués Connectivité des systèmes embarqués «Présentation des Protocoles et Applications» École Nationale Supérieure de Physique de Strasbourg bruno.serio@ensps.u-strasbg.fr Cours en ligne : http://optothermique.dyndns.org:8008/

Plus en détail

ETRS 811 «FPGA et processeurs reconfigurables»

ETRS 811 «FPGA et processeurs reconfigurables» ETRS 811 «FPGA et processeurs reconfigurables» Emilie HERAULT Emilie.Herault@univ-savoie.fr Bâtiment Chablais, bureau 212 04 79 75 94 68 1 Présentation du cours Organisation : CM : 10.5 h en 7 séances

Plus en détail

Architecture des ordinateurs

Architecture des ordinateurs des ordinateurs CentraleSupélec jeremy.fix@centralesupelec.fr 2015-2016 Cours les mémoires et la mémoire cache les périphériques : quoi? canal d échange, protocole d échange, prise en compte par interruption

Plus en détail

Institut national polytechnique de Lorraine école nationale supérieure d électricité et de mécanique ISA 2A. Compteur décimal. Electronique numérique

Institut national polytechnique de Lorraine école nationale supérieure d électricité et de mécanique ISA 2A. Compteur décimal. Electronique numérique Institut national polytechnique de Lorraine école nationale supérieure d électricité et de mécanique ISA 2A Compteur décimal Electronique numérique TP 1 Ghania Idiri Tomáš Novák 26 novembre 2007 1 Compteur

Plus en détail

Ordinateurs, Structure et Applications

Ordinateurs, Structure et Applications Ordinateurs, Structure et Applications Cours 19, Le USB Etienne Tremblay Université Laval, Hiver 2012 Cours 19, p.1 USB signifie Universal Serial Bus USB Le USB a été conçu afin de remplacer le port série

Plus en détail

Andrei Doncescu. Introduc)on aux Systèmes Embarqués et Microcontrôleurs

Andrei Doncescu. Introduc)on aux Systèmes Embarqués et Microcontrôleurs + Andrei Doncescu Introduc)on aux Systèmes Embarqués et Microcontrôleurs + Systèmes Mécatroniques 2 Système temps réel Système embarqué Système sur puce + Systèmes Temps Réel 3 Un système temps réel est

Plus en détail

De la conception jusqu'au déploiement de systèmes embarqués

De la conception jusqu'au déploiement de systèmes embarqués De la conception jusqu'au déploiement de systèmes embarqués Nacer MOKHTARI Ingénieur d application La conception graphique de systèmes Conception interactive Conception de systèmes de contrôle Simulation

Plus en détail

12 semaines ARCHITECTURE ÉVOLUÉE DES ORDINATEURS. Contrôle et notation LES FPGAS. Position du problème. Position du problème - 1 -

12 semaines ARCHITECTURE ÉVOLUÉE DES ORDINATEURS. Contrôle et notation LES FPGAS. Position du problème. Position du problème - 1 - 12 semaines Jean-luc.dekeyser@lifl.fr Version 2013 ARCHITECTURE ÉVOLUÉE DES ORDINATEURS Contrôle et notation Examen en janvier Une note de contrôle continue 2 TP sur carte nexys 3 ( /20) ou une contribution

Plus en détail

IronHide Plate-forme d attaques par entrées-sorties

IronHide Plate-forme d attaques par entrées-sorties IronHide Plate-forme d attaques par entrées-sorties Fernand Lone Sang, Vincent Nicomette et Yves Deswarte Laboratoire d Analyse et d Architecture des Systèmes(LAAS-CNRS) Groupe Tolérance aux fautes et

Plus en détail

Intégration d un processeur spécialisé et de la logique Programmable au sein d un FPGA

Intégration d un processeur spécialisé et de la logique Programmable au sein d un FPGA Intégration d un processeur spécialisé et de la logique Programmable au sein d un FPGA 1) Problématique et objectifs L objectif de cette séance est d intégrer un processeur spécialisé (PS) avec la logique

Plus en détail