ELP 304 Cours 3 et 4 Electronique des circuits numériques Septembre 2008

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1 ELP 304 ours 3 et 4 Electronique des circuits numériques eptembre 2008 atherine Douillard, Département Électronique

2 Le marché des semi-conducteurs En 2008, les ventes de semi-conducteurs au niveau mondial représentent 268 G$ (+ 5 % /2007). Prévision 2009 : 283 G$ (+ 6 % /2008) Répartition (en % des ventes) : 14% 9% 7% ircuits intégrés numériques ircuits intégrés analogiques omposants discrets et capteurs 70% omposants optoélectroniques 2

3 Le marché des semi-conducteurs en 2008 Répartition par secteurs d applications P/ordinateurs 17.2% 7.3% 7.8% 7.0% 43.7% Téléphonie mobile Téléphonie fixe Automobile Militaire+ divers industrie Grand public 17.0% 3

4 Le marché des circuits intégrés numériques en 2008 Bipolaire Bipolaire (i ou ige) 0,1% MO (i) 99,9% 28,7% 31,1% Mémoires Processeurs 40,1% Autres circuits numériques (AIs, FPGA, ) 4

5 Rappels sur le transistor MO grille L j L j Polysilicium cristallin sourc e L W - - substrat (NMO--> dopép, PMO --> dopé N ) D ID Oxyde de silicium (i0 2 ) D ID NMO: diffusion N + PMO: diffusion P + drain G VG B VD G B VG VD Type N Type P Représentation symbolique des transistors MO 5

6 Le transistor NMO D I D I D Régime ohmique V G = 5V G B V D Pente 1/R DON Régime saturé V G = 4V V G = 3 V V G = 2V V D Régime bloqué: V G V G < V TN (isolation électrique entre drain et source) Régime passant: V G < V T V G > V TN -si V D < V G V TN régime ohmique V TN = tension de seuil β N = μ ns ox W/L R DON = 1/β N (V G V TN ) I D = β N (V G V TN V D /2) V D -si V D > V G V TN régime saturé I D = β N (V G V TN ) 2 /2 ( V e ) 6

7 Le transistor PMO I D V D D V G > V TP ID V G = - 2V G B V D V G = - 3V V G = - 4V Pente 1/R DOP Régime bloqué: V G V G = - 5V Régime saturé Régime ohmique V G > V TP (isolation électrique entre drain et source) Régime passant: V G < V TP V TP = tension de seuil β P = μ ps ox W/L R DOP = -1/β P (V G V TP ) -si V D > V G V TP régime ohmique I D = - β P (V G V TP V D /2) V D -si V D < V G V TP régime saturé I D = -β P (V G V TP ) 2 /2 ( V ) μ ns 3 μ e ps 7

8 apacités parasites du transistor MO ourc e Grille Drain Les capacités parasites influent sur les performances dynamiques des opérateurs Elles sont de deux sortes: B Ganal GB ubstrat (Bulk) DB - la capacité de grille (grille-canal ou grille substrat) G W L ox - les capacités des jonctions source-substrat et drain-substrat B DB W L j j j : capacité de jonction par unité de surface 8

9 L'inverseur MO G Association d un transistor NMO et d un transistor PMO E G D D La sortie est isolée électriquement de l entrée E. Étude du fonctionnement en utilisant le modèle "interrupteur" du transistor MO 9

10 L'inverseur MO Transistor canal P : E= G E = VDD VG = 0V > VT => transistor bloqué I D = 0 interrupteur ouvert E G D D 1 0 Transistor canal N : E = V > V => transistor passant I D 0 DD T interrupteur fermé "1" logique sur l'entrée de l'inverseur => "0" en sortie 10

11 L'inverseur MO Transistor canal P : E=V G E = V VG = VDD < VT interrupteur fermé => transistor passant I D 0 E G D 0 1 D Transistor canal N : E = V < V T => transistor bloqué I D = 0 interrupteur ouvert "0" logique sur l'entrée de l'inverseur => "1" en sortie 11

12 E aractéristique de transfert G D M T P saturé ohmique bloqué T N bloqué saturé ohmique inverseur idéal = E+ V T G D seuil = E V T VTN = VTP = VT βn = βp V T 2 VDD VT N E 12

13 Marge de bruit M J d de = 1 J et K : points de gain unitaire Marge de bruit : un signal parasite à l'entrée est atténué V T NM 0 d de = 1 2 K Zone de transition NM 1 VDD VT N NM E = NM = 0 1 3VDD + 2V 8 A. N. pour = 1,2 V V T = 0,5 V NM 0 = NM 1 # 0,5 V T 13

14 onsommation d'un inverseur MO L modélise la charge de l'inverseur LH onsommation statique : E Pstat = 0 HL L onsommation dynamique : P = f V dyn 2 DD L 14

15 aractéristiques temporelles d'un inverseur MO E E 50% t PHL t PLH ur la sortie: 90% 50% 10% t f t r t f : temps de descente t r : temps de montée Entre E et : t PLH : temps de propagation lorsque passe de 0 (Low) à 1 (High) t P =1/2 (t PLH + t PHL ) t phl : temps de propagation lorque passe de 1 à 0 15

16 alcul du temps de descente (principe) Décharge de la capacité L à travers le transistor D I D G L V D I D = L dv dt D Début de décharge : transistor en régime saturé VD VDsat = VDD VT dt = ( f 1 dv D t f1 obtenu en intégrant entre 0,9 et -V T ) Fin de décharge : transistor en régime ohmique VD < VDD VT dt = f 2 ( dv D ) t f2 obtenu en intégrant entre -V T et 0,1 16

17 alcul du temps de descente (principe) t f = t f1 + t f2 V V t R T 0, 1 DD 19VDD 20VT f = D0 L 2 + ln VDD VT VDD où RD0 = β ( V 1 DD V T ) A. N. = 2 V, V T = 0,75 V tf 3RD0L => peut être assimilé au temps de décharge d un réseau R R I t f = ln9r 17

18 alcul de t f et t phl Transition HL (en sortie) : décharge de L à travers TN t = ln 9R f N L R N I L où R R N α D0N = β N ( V 1 DD V R N : résistance équivalente du transistor NMO à la descente TN ) 18

19 alcul de t r et t plh Transition LH (en sortie) : charge de L à travers T V P DD I L t 3R 0 = ln 9R r où D RD0P P L P 1 = β P( VDD + VTP) R P : résistance équivalente du transistor PMO à la montée L A. N. i β N = β P => t r = t f et t plh = t phl 19

20 alcul du rapport t r / t f Du point de vue du temps de descente, le transistor NMO se comporte comme une résistance RN de valeur RN ~ R D 0 Du point de vue du temps de montée, le transistor PMO se comporte comme une résistance RP de valeur RP ~ R D 0 R D0 = P N 1 β( V V ), DD T β = μ s ox W L i V TP = -V TN t t i L N = L P = L min r f RP β = = N = R β t t r f N R W = P 3 R W N P μ μ N P W W L L Ns N P Ps P N 20

21 Représentation simplifiée des transistors MO dans les schémas MO NMO <=> PMO <=> 21

22 Opérateurs MO élémentaires : NAND Exemple de NAND à 2 entrées A = B = 1 réseau P => réseau N passant, réseau P bloqué => 0 en sortie A = 0 ou B = 0 tructure duale => réseau N bloqué, réseau P passant => 1 en sortie A B réseau N 22

23 Opérateurs MO élémentaires : NOR Exemple de NOR à 3 entrées A = B = = 0 => réseau N bloqué, réseau P passant => 1 en sortie A = 1 ou B = 1 ou = 1 A 10 B 0 réseau P 10 0 => réseau N passant, réseau P bloqué => 0 en sortie réseau N 23

24 Fonctions complexes : synthèse au niveau transistor ou au niveau porte Deux approches sont possibles pour construire une fonction logique complexe 1. Utilisation d une bibliothèque de portes élémentaires (INV, NAND, NOR,...) => pas besoin de connaître la structure des portes 2. ynthèse directe au niveau transistor =>blocs logiques moins encombrants et plus rapides => dépend de l outil de conception utilisé 24

25 tructure générale des opérateurs statiques MO Un seul des réseaux doit être passant => même nombre de NMO et de PMO => structures des 2 réseaux duales Fonction obtenue sous forme complémentée NMO : transmission d un 0 logique en sortie lorqu un 1 est appliqué sur sa grille PMO : transmission d un 1 logique en sortie lorqu un 0 est appliqué sur sa grille Ei réseau de PMO réseau de NMO 25

26 Méthode de construction des opérateurs statiques MO i f est un complément => synthèse directe inon, synthèse de f et faire suivre d un inverseur onstruction du réseau NMO placer les transistors N - en série pour réaliser les fonctions ET - en parallèle pour réaliser les fonctions OU onstruction du réseau PMO placer les transistors P - en parallèle pour réaliser les fonctions ET - en série pour réaliser les fonctions OU 26

27 Exemple 1 ynthèse de = f( A, B, ) = AB+ A B 2 couches logiques A B 27

28 Exemple 2 ynthèse de = f( A, B,, D) = AB + D A B D = A + B + + D = ( A+ B)( + D) A B D 28

29 Exemple 3 Quelle est la fonction réalisée par ce circuit? A = AT + BT T T B => MUX 2:1 A B 29

30 Opérateurs MO à base d'interrupteurs Porte de transfert ou interrupteur MO Porte de transfert NMO E D G» = 0 (V ) => E VDD VTN E» = 1 ( ) => E 1 mais E = => = - V TN VDD VTN E 30

31 Opérateurs MO à base d'interrupteurs Porte de transfert PMO E D G» = 1 ( ) => E E» = 0 (V ) => E V TP 0 mais V TP E E < -V TP => transistor bloqué 31

32 Porte de transfert MO B B ymbole E E = 1 et B = 0, transistors passants => E = E = 0 et B = 1, transistors bloqués => E E 32

33 Exemple d'utilisation de l'interrupteur MO : les opérateurs trois états T Inverseur 3 états T symbole E ' E T T i T = 1, = ' i T = 0, = Z : état haute impédance (sortie déconnectée) 33

34 Exemple d'utilisation d'opérateurs trois états tructures organisées autour d'un bus Possibilité d'accès au bus pour plusieurs unités logiques Une seule unité à la fois doit être connectée pour éviter les conflits BU Opérateurs 3 états 34

35 Exemple d'utilisation de l'interrupteur MO : les fonctions de multiplexage Réalisation d'un multiplexeur 2 vers 1 = AT+ BT T A T symbole B A B 35

36 Performances des circuits logiques MO (I) Performances statiques similaires à celles de l'inverseur Points de fonctionnement (V, ) et (, V ) Pas de consommation statique Performances dynamiques Pour un opérateur constitué d'une couche logique 2 dyn DD L P = f V 36 où f est la fréquence de commutation de l'opérateur (de sa sortie) Pour un opérateur constitué de plusieurs couches logiques ou un circuit complet P dyn = i P i

37 Performances des circuits logiques MO (II) Temps de commutation (t r, t f ) alcul complet trop lourd! alcul des résistances équivalentes des réseaux N et P, R f et R r réseau de PMO R r t r ln9 R r L Ei t f ln9 R f L réseau de NMO R f L 37

38 Temps de commutation d'une porte NAND2 alcul de R f : résistance équivalente du réseau N pour la descente R = 2 R t ( NAND2) = 2 ln 9R f N f alcul de R r : résistance équivalente du réseau P pour la montée 2 configurations possibles lorsque l'étage P est passant : 1 transistor P passant Rr = RP tr ( NAND2) = ln 9RPL 2 transistors P passants en // 1 Rr = RP / 2 tr ( NAND2) = ln 9RPL 2 Dissymétrie des temps de commutation t t r plh R R = = 1 P 1 ou P t t 2 R 4 R f phl N N N L 38

39 Temps de commutation d'une porte NOR3 (I) Performances duales alcul de R f : résistance équivalente du réseau N pour la descente 3 configurations possibles lorsque l'étage N est passant : R = R t ( NOR3) = ln 9R - 1 transistor N passant f N f N L» 2 transistors N passants en // RN 1 R f = t f ( NOR3) = ln 9R 2 2» 3 transistors N passants en // RN 1 R f = t f ( NOR3) = ln 9RNL 3 3 N L 39

40 Temps de commutation d'une porte NOR3 (II) alcul de R r : résistance équivalente du réseau P pour la montée R = 3 R t ( NOR3) = 3 ln 9R r - Dissymétrie des temps de commutation P r P L t t r f t plh R R = =3 P ou 6 P ou 9 t R R phl N N R R P N 40

41 Temps de commutation d une chaîne logique Les temps de montée et de descente sont ceux de la dernière couche logique Les temps de propagation sont additifs Problème : estimation de L Analyse de la capacité de charge L d un opérateur logique MO - apacité de sortie - apacité d entrée - apacité de charge totale 41

42 apacité de charge totale d un opérateur MO L : somme de trois termes capacité de sortie de l opérateur capacité de ligne ou d interconnexion Σ des capacités d entrées E des portes en charge 1 1 int E2 E3 2 3 = L1 1 int E 2 E 3 E4 E4 4 L = + int + E 42

43 apacité de sortie d un opérateur MO DBP : ensemble des capacités parasites vues sur la sortie d un opérateur, en dynamique apacités de jonctions drain/substrat = + jn jp pour un opérateur quelconque DBN est proportionnel à la surface des zones de diffusions 43

44 apacité d entrée d un opérateur MO GBP GDN + + GP GDP E : ensemble des capacités parasites vues sur une entrée d un opérateur, en dynamique apacités de grille des transistors Inverseur MO E = G + G Opérateur quelconque = + E G G N N P P GBN + GN E est proportionnelle à la surface des canaux de conduction 44

45 apacité d entrée minimale Entrance et sortance min : capacité d entrée d un inverseur MO de taille minimale = capacité de référence Entrance ou fan-in F in = E min L L = = + + int int + + E min F in ortance ou fan-out Σ des entrances des opérateurs en charge F out = Fin = + + L int min F out 45

46 => t L p = t Temps de commutation et sortance = + + p + t int pint min + τf F out out E2 3 E3 1 int F out = sortance de l'opérateur 1 τ = retard dû à min 4 t p prend en compte les retards intrinsèques de l'opérateur E4 (capacités de jonction) t pint est proportionnel à la longueur des interconnexions Bibliothèques des fabricants de circuits intégrés (τ, t p ) pour chaque type d opérateur 2 46

47 L avenir des circuits MO (I) Evolution des technologies MO Réduction de L min dans un rapport k (k = 1,5 tous les 3 ans) omplexité : taille des transistors divisée par k 2 => complexité accrue dans un rapport k 2 Vitesse vitesse accrue dans un rapport compris entre k et k 2 onsommation onsommation accrue dans un rapport k 2 à k 3 à constant. => facteur limitant de la croissance de la densité d intégration => diminution de 47

48 L'avenir des circuits MO (II) Technologies commercialement disponibles et à venir couramment utilisées : MO 90 nm/ 65 nm, 11 à 15 niveaux de métal, ~ 0,8 à 1,1V => densité d'intégration : 360 Mtr/cm 2 (AI) prochaine génération (2009) : MO 50 nm, 12 à 16 niveaux de métal (μp : f max ~ 8 GHZ), ~ 0,8 à 1,0V => densité d'intégration : 570 Mtr/cm 2 (AI) technologies à l'étude (2020) : MO 14 nm, 14 à 18 niveaux de métal, f max ~ 75 GHz, ~ 0,5 à 0,7V => densité d'intégration : 7,2 Gtr/cm 2 (AI) 48