EMETTEUR RECEPTEUR RFID A 13,56 MHZ

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1 EMETTEUR RECEPTEUR RFID A 13,56 MHZ Stéphane MEILLÈRE *, Wenceslas RAHAJANDRAIBE *, Pascal MASSON **, Charlotte GUILLAUME *, William TATINIAN **, Philippe PANNIER *, Rachid BOUCHAKOUR *, Gilles JACQUEMOD ** Pôle CNFM PACA * Polytech Marseille, IMT-Technopôle de Château Gombert, Marseille Cedex 20 ** Polytech Nice-Sophia, 1645 Route des Lucioles, Biot stephane.meillere@polytech.univ-mrs.fr Résumé Dans le cadre d un projet «inter-polytech» (Polytech Nice-Sophia et Polytech Marseille), une équipe d une quinzaine d étudiants, encadrée par trois enseignant-chercheurs et répartie entre les des deux sites, a développé un prototype d émetteurrécepteur. Fonctionnant à 13,56MHz, ce système vise des applications dédiées à l étiquetage et à la détection pour une distance de quelques centimètres conforme aux normes ISO14443 et ISO15693[1]. L information peut ainsi être réceptionnée et transmise à un débit variant entre 106kb/s et 847kb/s, suivant la norme utilisée. Notre prototype est réalisé à l aide des infrastructures du CNFM PACA, en technologie AMS CMOS 0,35µm. 1. Introduction Les systèmes électroniques radiofréquences pour l identification (RFID) [2-7] permettent des communications sans fil intégrant les modes d écriture et de lecture, dans des environnements hostiles à l homme (humidité, températures extrêmes, impuretés,...). De plus, les systèmes RFID possèdent une très grande souplesse d utilisation (ticket de métro, péages automobiles,...). Par leur auto-alimentation, les systèmes RFID présentent aussi un intérêt majeur dans le domaine bio-métrique et médical. Le système est principalement composé par deux structures distinctes. La première, concernant la partie émission, utilise un concept à la fois simple et robuste pour la modulation et l amplification de puissance. En effet, sa structure interne est axée autour de cellules élémentaires à quatre transistors, un inverseur CMOS contrôlé. Ces cellules, mises en parallèle, sont dimensionnées pour nous permettre de contrôler la quantité de courant à injecter dans l antenne. Nous réalisons la modulation en contrôlant le nombre de cellules mises en parallèle, par un signal numérique. La seconde partie, la réception, récupère l information de la rétro-modulation aux bornes de l antenne. Une atténuation de l amplitude du signal est nécessaire afin de rendre compatible l adaptation des niveaux entre le circuit intégré et l antenne. Nous proposons une récupération de l énergie basée sur un principe de redressement à diode, suivie d un filtrage permettant l élimination d une partie du signal de la porteuse tout en gardant le maximum de données. Nous réalisons, dans ce système, une technique permettant d extraire le signal utile à partir de sa valeur moyenne. Ainsi, le signal peut être, à la fois, amplifié et filtré. Il subsiste de l énergie de la porteuse pour prendre une décision et rendre le signal compatible avec des niveaux logiques. En effet, la difficulté de ce récepteur vient de la proximité des fréquences de la sousporteuse. Pour un débit de 847kb/s, la fréquence de porteuse se trouve à peine plus éloignée d une décade de fréquence. C est pourquoi, nous réalisons un filtrage intervenant tout au long de la chaîne de réception. La décision est réalisée à partir d une structure différentielle totalement symétrique à forte sensibilité d entrée (inférieure à 1mV) ayant un gain en tension élevé, supérieur à 130 db. 2. Présentation générale Le schéma bloc général du circuit est représenté sur la figure 1. Il est composé de deux parties principales faisant l objet de cette étude. La partie synthétiseur générant la fréquence porteuse de 13,56MHz et le courant de polarisation ne fait pas partie de cette étude. L inductance d émission et de réception (connectée entre les nœuds ANT+ et ANT- sur la figure 1) ainsi que la résistance REXT sont externes au silicium. La modulation est de type amplitude, ASK (Amplitude Shift Keying dans la littérature anglaise) de type A avec un taux de modulation de 100% et de type B avec un taux de modulation de 10%.

2 contrôle de l indice de modulation et le signal de fréquence 13,56MHz qui peut prendre la forme d un signal carré. Cependant, l émission d une donnée n est pas obligatoire dans un lecteur de carte sans contact. Cette fonction reste donc une option intéressante pour l évolution du système. Figure 1. Présentation du système RFID En mode de réception, le démodulateur reçoit de l étiquette un signal sur l antenne qui correspond à un générateur de tension d impédance caractéristique de l ordre de 50Ω. Le rôle du récepteur est de reconstruire sur le nœud DATA_OUT une donnée ASK transmise par le TAG. L antenne pouvant fournir une tension à ses bornes supérieure à 20Vpp, une résistance série REXT est utilisée pour transformer le signal entrant en un signal de type courant. Les signaux DATA_IN et DATA_OUT sont des signaux séries dans le temps à une fréquence de 106kHz, 218kHz ou 847kHz suivant le mode de transmission. Le signal MIDX est un signal numérique permettant le contrôle du taux de modulation, il est constitué de 5 bits, ce signal sera fourni par une partie numérique extérieure. 3. Présentation de l émetteur Le respect de la norme ISO14443 [1], nous impose de dimensionner les amplificateurs de puissance de façon à générer un champ électromagnétique dans l antenne variant entre 1,5A/m et 7,5A/m. La figure 2 représente la structure de l émetteur. Il se décompose en trois modules distincts et nécessite la présence de trois signaux extérieurs. Figure 2. Schéma bloc de l émetteur DATA correspond aux données à transmettre, MIDX est un bus de 5 bits permettant le 3.1 Le déphaseur La figure 3 représente le circuit déphaseur permettant la génération de deux signaux INT+ et INT- en opposition de phase «parfaite» à partir d un signal unique. Les signaux ont une forme rectangulaire. Il est très important de créer un déphasage «parfait» entre les deux signaux afin de garantir une attaque différentielle de l antenne. Ceci permettra de ne pas transmettre la masse du signal et aussi d augmenter la puissance transmise à la charge. Figure 3. Circuit déphaseur Les cellules XOR sont réalisées à partir des dimensions minimales et possèdent une architecture symétrique, c est à dire que les deux entrées voient le même nombre de cellules. Les inverseurs qui suivent servent à adapter la charge. En effet, les amplificateurs de puissance sont constitués par des transistors MOS avec une largeur très importante, ils possèdent une capacitance très forte. C est pourquoi, il est nécessaire de respecter la sortance maximale des cellules. Les valeurs 1x, 3x et 9x correspondent directement au coefficient multiplicateur de la largeur de l élément minimal. 3.2 Le modulateur Le circuit de la figure 4 représente la sélection du taux de modulation. En effet, le signal de sortie MIDX*DATA est un signal numérique créé à partir du signal DATA et du signal MIDX. La norme de transmission de la donnée

3 indique que lorsque la donnée DATA prend la valeur binaire 1, le signal dans l antenne doit correspondre au maximum de puissance, réciproquement lorsque DATA prend la valeur binaire 0, dans ce cas, la puissance dans l antenne doit correspondre à un indice de modulation de 10% ou 100% suivant le type de transmission. électrique nominal d une antenne. IOUT représente la valeur efficace du courant de sortie pour un amplificateur de puissance, AP. Figure 4. Circuit de modulation Le réglage s effectue par le contrôle de cinq multiplexeurs mis en parallèle gérant chacun un des bits du signal MIDX. Remarquons que l utilisation de l émetteur sans transmission de données vers le TAG correspond à prendre DATA = L amplificateur de puissance La structure interne de l amplificateur de puissance est représentée sur la figure 5. Nous avons placé en parallèle un jeu de cinq inverseurs possédant une taille bien spécifique. Figure 5. Etage de puissance En effet, comme dans le cas des inverseurs de la section 3.1, les coefficients représentés sur les inverseurs correspondent à une multiplication de la largeur de l élément minimal. Le contrôle des inverseurs s effectue par le signal MIDX*DATA. Chaque bit correspond au contrôle d un inverseur. Ainsi, la gestion des inverseurs reste simple car à un bit correspond un inverseur de taille caractéristique. La figure 6 représente la variation de l indice de modulation en fonction du code MIDX sur 5 bits sélectionné. Les simulations sont effectuées pour un courtcircuit et une impédance caractéristique de 50Ω ce qui modélise le fonctionnement Figure 6. Réglage de l indice de modulation Lorsque tous les inverseurs sont actifs, AP peut fournir un courant de 43mA, cette valeur est doublée en utilisation différentielle. La consommation de l amplificateur de puissance représente en partie la consommation totale de l étage émetteur, soit approximativement 213mA sous 2.5V. 4. Présentation du récepteur Le récepteur développé est représenté sur la figure 7. L entrée RE du circuit s effectue à une borne d une résistance extérieure (non intégrée) de valeur 150kΩ. Cette valeur peut être changée afin d améliorer la quantité de courant présent aux bornes de l antenne ANT. Figure 7. Schéma bloc du récepteur La sortie DATA du récepteur est une mise en forme du signal présent aux bornes de l antenne, DATA est un signal numérique de fréquence variant entre 106kHz et 847kHz. La chaîne de traitement se décompose en quatre phases, le redressement, l amplification, la comparaison par rapport à une référence et le

4 filtrage. Ce dernier n est pas intégré dans une structure dédiée mais plutôt dans chacune des trois autres parties de façon à optimiser la réjection du signal de fréquence porteuse à 13,56MHz tout le long du traitement du signal utile. 4.1 Le filtre redresseur La figure 8 présente le circuit de redressement et de filtrage. d énergie assez conséquente, pour des distances d émission de quelques centimètres. 4.2 L amplificateur filtre passe bande Nous avons étudié un certain nombre de structures d amplificateurs monolithiques [8], mais il apparaît clairement que la réalisation combinée d une amplification et d un filtrage conséquent du signal reste difficile. Nous proposons la structure de la figure 10. Figure 8. Schéma du redresseur-filtre La structure se base sur le principe de la détection d enveloppe à diode [2], réalisée par les transistors M1, M2 et la résistance R1. Le transistor M1 est connecté en diode et M2 joue le rôle d une capacité. Les transistors M3, M4 et les résistances R2, R3 réalisent un filtre passe bas d ordre 2 permettant une atténuation relative de la fréquence de porteuse de 40dB. Les transistors M5, M6 et les résistances R4, R5 réalisent la même fonction. Cependant, l adjonction de filtres d ordre 2 permet de créer un signal F2 qui représente la moyenne du signal F1, comme le montre la forme des signaux F1 et F2 de la figure 9. Figure 9. Signaux à la sortie des filtres La réalisation de la moyenne du signal F1 nous permettra par la suite de comparer les deux informations en temps réel et ainsi discriminer les niveaux logiques haut et bas. La fréquence de coupure des filtres se situe très proche du débit binaire minimal c est à dire 98kHz. Cette valeur semble indiquer une très forte atténuation du signal utile mais c est la meilleure garantie d une excellente réjection de la fréquence de porteuse. Néanmoins, les applications, visées par ce type de prototype, restent dans des conditions de récupération Figure 10. Amplificateur filtre passe-bande Cet amplificateur utilise trois structures identiques à la cellule de la figure 11. Figure 11. Structure élémentaire de l amplificateur Les transistors M7, M8 forment un inverseur CMOS caractérisé par un gain de transconductance gm 1 et M9, M10 réalisent à partir d un inverseur court-circuité une résistance active de valeur 1/gm 2. Ainsi, nous réalisons un amplificateur de tension de gain : S1 gm1 Av = = F2 gm2 Les dimensions des transistors sont fixées de sorte que gm 1 =3gm 2, offrant alors un gain Av de 3. La longueur de grille des transistors, choisie à 3µm, respecte un compromis entre puissance consommée et forte résistance de sortie. La figure 12 représente le circuit de polarisation VREF. Les transistors M24, M25 réalisent un inverseur configuré en résistante active. Ainsi, ce procédé permet de fixer la valeur de la tension de polarisation proche de la moitié de la tension d alimentation, dans notre cas VREF = 1,17V. Les transistors M22 et M23, grâce à leur longueur de grille de

5 14µm réalisent une association série de résistance de forte valeur, environ 6,7MΩ. Figure 12. Référence de tension Ce circuit nous permet de réaliser une polarisation correcte des inverseurs autour de la moitié de la tension d alimentation sans consommation de courant à la sortie VREF. Sur la figure 11, le condensateur C1 réalise un couplage statique de la polarisation permettant de cascader plusieurs étages sans perturber cette polarisation. La contrepartie est l apparition d une fréquence de coupure basse liée à la valeur de C1 et la valeur de la résistance équivalente de VREF. La fréquence de coupure haute est fixée à la fois par la valeur des transistors M11, M16 et M21 utilisés comme des condensateurs et par la résistance équivalente de sortie de l amplificateur. Le tableau 1 résume les différentes caractéristiques de l amplificateur filtre. 4.3 Le comparateur La mise en forme du signal étant réalisé, il ne reste plus qu à prendre une décision sur la valeur du signal de sortie. Figure 14. Comparateur de sortie Nous proposons la structure de la figure 14. Cette structure est basée sur une double paire différentielle totalement différentielle en entrée, fonctionnant en clase AB, offrant une bonne de la linéarité à la structure. Figure 13. Diagramme de Bode en amplitude de l amplificateur La figure 13 montre la fonction de transfert de l amplificateur de la figure 10, comportant trois étages amplificateurs cascadés : le gain est de 27dB, l atténuation des pentes sous les coupures est de 60dB, caractéristique d un filtre d ordre 3. Tableau 1. Résultats de simulation de l amplificateur Tableau 2. Résultats de simulation du comparateur La double paire différentielle réalise un OTA [8,9] à deux étages. Le tableau 2 résume les principales caractéristiques du comparateur de sortie. La sortie de l OTA est connectée à trois inverseurs permettant d obtenir une rapidité de balayage très forte, 2970V/µs, ainsi qu un gain de boucle ouverte de 132dB. La sensibilité d entrée très basse permet d obtenir une bonne reconstitution du signal utile tout en maintenant des seuils très faibles du signal d entrée. La figure 15 montre les résultats de simulation des différentes sorties du récepteur RS, F1, F2, VSIGN, VCOMP et DATA pour une modulation extrême, indice de 98,4% et 847kHz.

6 Figure 15. Signaux de sortie des différents blocs pour un indice de modulation de 98.4% 5. Conclusions Dans cet article, nous avons démontré la faisabilité d un prototype de lecteur de carte sans contact réalisé par un groupe de travail constitué de quinze étudiants et de quatre enseignants sur différents sites. Ce circuit est en cours de fabrication, en utilisant les services du CMP Grenoble. Cette étude nous permet de valider un certain nombre de concepts théoriques innovants. Cependant, cet article ne dévoile pas l étendue des travaux réalisés. En effet, toutes les simulations des différentes structures ont été vérifiées par variation des paramètres du procédé de fabrication. Certaines structures ne figurent pas dans l étude, ceci nécessiterait une présentation complémentaire, par exemple la synthèse de la fréquence de 13,56MHz réalisée en interne, mais aussi la compensation en température des sources de courant. Des améliorations sur les circuits de redressement peuvent être envisagées afin d améliorer la sensibilité d entrée. Une modification du gain de l amplification peut être réalisée simplement en rajoutant en cascade un certain nombre de structures. Références [1] Normes ISO/CEI et ISO/CEI : Cartes d identification Cartes à circuit(s) intégré(s) sans contact Cartes de proximité (14443) Cartes de voisinage (15693), 2000, Association Française de Normalisation. [2] Thomas H. Lee, The Design of CMOS Radio Frequency Integrated Circuits, Cambridge University Press, ISBN , [3] U. Kaiser, W. Steinhagen : A low-power transponder IC for high-frequency identification systems, IEEE Journal of solid-state circuits, vol. 30, n 3, 1995, pp [4] Microchip : microidtm 13.56MHz RFID System Design Guid, 1999 Microchip Technology Inc., July 1999 /DS21299C. [5] R. Puers, M. Catrysse, R.J. Collier, E. Louridas, F. Burny, M. Donkerwolcke, F. Moulart : A telemetry system for the detection of hip prosthesis loosening by vibration analysis, Elsevier Journal of Sensors and Actuators n 85, 2000, pp [6] Q. Huang, M. Oberle : A 0.5mW passive telemetry IC for biomedical application, IEEE Journal of solid state circuits, Vol. 33, n 7, pp , [7] K. Finkenzeller : RFID Handbook, Radio Frequency Identification : Fundamentals and Identification, John Wiley & Sons Inc., [8] C. Toumazou, F. J Lidgey, D. G. Haigh : Analog IC design: the current mode approach, Peter Peregrinus, Edit 1990, UK, Londres. [9] R. J. Barker, H. W. Li, D. E. Boyce : CMOS circuit design, layout, and simulation, IEEE press Serie on Microelectronic Systems, S. K. Tewksbury, series Editor, New York 1998.