Guide d utilisation des outils de conception VHDL - FPGA

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1 Guide d utilisation des outils de conception VHDL - FPGA Eduardo Sanchez EPFL - LSL 2000 Guide des outils de conception Page 1 Eduardo Sanchez

2 Exemple de programme VHDL: Une ALU 8 bits C est une ALU très simple, avec seulement deux opérations possibles, choisies à l aide de la variable de contrôle OPALU: OPALU opération 0 A + B 1 A - B Les deux entrées (ENTREEA et ENTREEB) ainsi que le résultat (RESULTAT) sont des variables à 8 bits. L opération de soustraction produit un flag qui est chargé dans un registre si la variable de contrôle LDFLAG est active. ENTREEA ENTREEB CLK START INALU OPALU LDFLAG FLAG RESULTAT ENTREEA ENTREEB INALU START OPALU ALU LDFLAG FLAG RESULTAT CLK Guide des outils de conception Page 2 Eduardo Sanchez

3 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity alu is port (clk : in std_logic; start, inalu, opalu, ldflag : in std_logic; flag : out std_logic; entreea, entreeb : in std_logic_vector(7 downto 0); resultat : out std_logic_vector(7 downto 0)); end alu; architecture synt of alu is signal vraib : std_logic_vector(7 downto 0); signal zero : std_logic; begin process (entreeb, inalu) begin if inalu='0' then vraib <= entreeb; else vraib <= (others => '0'); end if; end process; process (opalu, entreea, vraib) variable bidon : std_logic_vector(7 downto 0); begin zero <= '0'; if opalu='0' then resultat <= entreea + vraib; else bidon := entreea - vraib; resultat <= bidon; if (bidon = " ") then zero <= '1'; end if; end if; end process; process (clk, ldflag, start) begin if (clk'event and clk='1') then if start='1' then flag <= '0'; else if ldflag='1' then flag <= zero; end if; end if; end if; end process; end synt; Guide des outils de conception Page 3 Eduardo Sanchez

4 Simulation VHDL avec ModelSim (avant placement - routage du circuit FPGA) ❶ Démarrer l application ModelSim: Start Programs ModelSim SE-EE 5.4c ModelSim barre de menus barre d outils écriture de commandes et affichage de résultats Les commandes du simulateur peuvent être exécutées depuis la barre de menus, depuis la barre d outils ou en les écrivant dans la fenêtre de contrôle Guide des outils de conception Page 4 Eduardo Sanchez

5 ❷ Créer un projet, en indiquant son emplacement et son nom : File New New Project En créant un projet, ModelSim crée en fait un dossier (directory) de travail, au nom du projet, et la bibliothèque (library) de travail (work). Les fichiers VHDL à compiler et à simuler doivent se trouver à l intérieur du projet.. Dans notre exemple, après la création du projet toto, nous aurons un nouveau dossier toto avec, à son intérieur, un nouveau dossier work (la bibliothèque de travail) et un nouveau fichier toto.mpf (des informations sur le projet, internes à ModelSim). Nous devons maintenant créer notre fichier VHDL alu.vhd à l intérieur du dossier toto. Créer le fichier VHDL de travail: File New New Source Après avoir introduit le nom du nouveau fichier, un éditeur de texte est appelé. Bien entendu, il est possible d utiliser des fichiers source déjà existants: il suffit pour cela de les importer dans le projet: Options Edit Project Guide des outils de conception Page 5 Eduardo Sanchez

6 Le fichier source est cherché à l aide du bouton Browse; une fois trouvé, il est importé dans le projet à l aide du bouton Import. ❹ Compiler les programmes VHDL dans la bibliothèque work: Design Compile Project ou icône Compile sur la barre d outils: Guide des outils de conception Page 6 Eduardo Sanchez

7 Avant de choisir les fichiers à compiler, vérifier que l option de compilation Use explicit declarations only est active (avec le bouton Default options du dialogue précédent): Les fichiers doivent être compilés dans le bon ordre hiérarchique, de bas en haut. A la fin de la compilation, presser le bouton Done. ❺ Charger l architecture que l on veut simuler: Design Load Design ou icône Load Design sur la barre d outils: Guide des outils de conception Page 7 Eduardo Sanchez

8 ❻ Afficher toutes les fenêtres de simulation: View All Guide des outils de conception Page 8 Eduardo Sanchez

9 ❼ Déplacer dès la fenêtre signals vers la fenêtre wave tous les signaux que l on veut suivre en simulation. Il peut être nécessaire de changer de module dans la fenêtre structure pour voir apparaître à la fenêtre signals les signaux recherchés. Si nécessaire, modifier la base pour l affichage des valeurs numériques des signaux. Pour passer à la base hexadécimale, par exemple, il faut sélectioner le signal voulu et exécuter la commande: Format Radix Hexadecimal ❽ Exécuter les commandes de simulation. Ceci peut être fait en les écrivant dans la fenêtre de commande ou en exécutant un script: do NomDuScript Un exemple de script de commande pour l ALU du chapitre précédent est le suivant: force clk 0 0, repeat 80 force start 1 0, 0 60 force entreea 16#39 0, 16#0 60, 16# force inalu 0 0, 1 60, force entreeb 16#12 0, 16# force opalu 1 0, 0 140, force ldflag 0 0, 1 60 run 300 ns Le résultat de cette simulation est illustré par la figure suivante: Guide des outils de conception Page 9 Eduardo Sanchez

10 Guide des outils de conception Page 10 Eduardo Sanchez

11 Synthèse avec Leonardo ❶ Démarrer l application Leonardo Spectrum: Start Programs LeonardoSpectrum v1999.1f Leonardo Spectrum ❷ Exécuter le wizard depuis la barre d outils Guide des outils de conception Page 11 Eduardo Sanchez

12 Choisir la cible de la synthèse: type de circuit (FPGA), fabricant (Xilinx), numéro du circuit (4013E HQ240-4) Guide des outils de conception Page 12 Eduardo Sanchez

13 ❹ Choisir le dossier (directory) de travail, le fichier VHDL à synthétiser et le type de codage pour les machines séquentielles Guide des outils de conception Page 13 Eduardo Sanchez

14 ❺ Spécifier la vitesse voulue de fonctionnement (fréquence d horloge) Guide des outils de conception Page 14 Eduardo Sanchez

15 ❻ Spécifier le format de sortie de la netlist (le format par défaut, Auto, produit un fichier en format EDIF) Guide des outils de conception Page 15 Eduardo Sanchez

16 ❼ Le bouton Finish du dialogue précédent termine l introductions des données et démarre la synthèse. Les résultats sont affichés dans la fenêtre principale (faire attention aux éventuels warnings et messages d erreurs). Ces résultats sont sauvés également dans le fichier exemplar.log. utilisation du FPGA fréquence d horloge Le fichier VHDL peut être modifié directement dans Leonardo: il suffit de cliquer sur un message d erreur pour ouvrir une fenêtre avec le code source. Dans ce cas, après correction on doit relancer le wizard Guide des outils de conception Page 16 Eduardo Sanchez

17 ❽ Afficher le logigramme généré en cliquant sur le bouton RTL Schematic de la barre d outils ❾ Sauver le projet: File Save project Guide des outils de conception Page 17 Eduardo Sanchez

18 Placement-routage du FPGA avec Xilinx Alliance ❶ Démarrer l application Xilinx Alliance Design Manager: Start Programs Xilinx Alliance Series 2.1i Design Manager Guide des outils de conception Page 18 Eduardo Sanchez

19 ❷ Créer un nouveau projet, dans votre dossier (directory) de travail: File New Project... Le fichier d entrée est celui avec la netlist en format EDIF: Ensuite on peut choisir le nom de la version et le type de circuit (en principe, il ne faut rien faire: les valeurs par défaut sont correctes): Guide des outils de conception Page 19 Eduardo Sanchez

20 Modifier les options pour générer un fichier de simulation compatible avec Model Sim: Design Options... ❹ Démarrer le processus de placement-routage, avec le bouton Implement de la barre d outils Guide des outils de conception Page 20 Eduardo Sanchez

21 Simulation VHDL avec ModelSim (après placement - routage du circuit FPGA) ❶ Démarrer l application ModelSim: Start Programs ModelSim EE 5.3a_p1 ModelSim barre de menus barre d outils écriture de commandes et affichage de résultats Les commandes du simulateur peuvent être exécutées depuis la barre de menus, depuis la barre d outils ou en les écrivant dans la fenêtre de contrôle ❷ Choisir le dossier (directory) de travail (c est le dossier où se trouvent les programmes VHDL à compiler et à simuler): File Change Directory... Guide des outils de conception Page 21 Eduardo Sanchez

22 Créer la bibliothèque simprim_lib, nécessaire à la simulation temporelle: Design Create a New Library... Créer un lien logique (mapping) de simprim_lib avec simprim, le nom de la bibliothèque fournie par Xilinx avec les modèles VHDL de ses composants: Design Create a New Library... Guide des outils de conception Page 22 Eduardo Sanchez

23 ❹ Compiler les éléments de la bibliothèque simprim. Ces éléments, fournis par Xilinx, se trouvent dans trois fichiers, que l on doit compiler dans l ordre suivant: <Xilinx_dir>\vhdl\src\simprims\simprim_Vpackage.vhd <Xilinx_dir>\vhdl\src\simprims\simprim_VITAL.vhd <Xilinx_dir>\vhdl\src\simprims\simprim_Vcomponents.vhd La bibliothèque de compilation doit être simprim et non pas work. Design Compile... ou icône Compile Guide des outils de conception Page 23 Eduardo Sanchez

24 ❺ Compiler, dans la bibliothèque work, le fichier time_sim.vhd, qui contient la netlist créée par l outil de placement-routage de Xilinx (Alliance): Guide des outils de conception Page 24 Eduardo Sanchez

25 ❻ Charger (icône Load Design) le système que l on veut simuler. Pour commencer, il faut ajouter le fichier time_sim.sdf, écrit dans le dossier de travail par l outil de placement-routage (Xilinx Alliance): Guide des outils de conception Page 25 Eduardo Sanchez

26 Ensuite, il faut charger l architecture que l on veut simuler: Guide des outils de conception Page 26 Eduardo Sanchez

27 ❼ Afficher toutes les fenêtres de simulation: View All Guide des outils de conception Page 27 Eduardo Sanchez

28 ❽ Déplacer dès la fenêtre signals vers la fenêtre wave tous les signaux que l on veut suivre en simulation. Il peut être nécessaire de changer de module dans la fenêtre structure pour voir apparaître à la fenêtre signals les signaux recherchés. Si nécessaire, modifier la base pour l affichage des valeurs numériques des signaux. Pour passer à la base hexadécimale, par exemple, il faut sélectioner le signal voulu et exécuter la commande: Prop Radix Hexadecimal Guide des outils de conception Page 28 Eduardo Sanchez

29 ❾ Exécuter les commandes de simulation. Ceci peut être fait en les écrivant dans la fenêtre de commande ou en exécutant un script: do NomDuScript Un exemple de script de commande pour l ALU de notre exemple est le suivant: force clk 0 0, repeat 80 force start 1 0, 0 60 force entreea 16#39 0, 16#0 60, 16# force inalu 0 0, 1 60, force entreeb 16#12 0, 16# force opalu 1 0, 0 140, force ldflag 0 0, 1 60 run 300 ns Le résultat de cette simulation est illustré par la figure suivante: Ces résultats de simulation sont différents de ceux obtenus avant le placementroutage: les retards sont maintenant visibles, notamment dans le bus resultat et le signal flag. Guide des outils de conception Page 29 Eduardo Sanchez

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