Plan de la présentation

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1 Thomas Quang Khoi TA Équipe ETSN, Supélec, campus de Rennes Mitsubishi -TCL, Rennes 08 décembre Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre

2 Codes produits Introduits en 1954 par P. Elias, Puissants codes correcteurs d erreurs construits à partir de plusieurs codes en blocs linéaires de faibles pouvoirs de correction, -Deux codes en bloc linéaires : C 1 (n 1, k 1, d 1 ) et C 2 (n 2, k 2, d 2 ), -Code produit C (n, k, d) = C 1 C 2, n = n 1 n 2, k = k 1 k 2, d = d 1 d 2, Construction relativement simple. 08 décembre Construction des codes produits n 1 redondance sur les lignes k 1 k 2 matrice [I] des C [I] 1 [M]: k 2 n 1 éléments binaires C n [M] 2 [C]: n 2 n 1 2 d information redondance sur les colonnes redondance sur la redondance 08 décembre

3 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Décodage itératif des codes produits Décodage des lignes [R] [R (1)] 1 ère demi-itération Décodage des colonnes [R (2)] 2 ème demi-itération 1 ère itération Décodage des lignes [R(p 1)] Décodage des colonnes [R(p)] Mémorisation des données Traitement de données p ème demi-itération 08 décembre

4 Décodage itératif des codes produits Décodage à entrée pondérée exploite mieux les informations reçues (par rapport au décodage binaire), bonnes performances. Décodage à entrée pondérée Décodage à entrée pondérée Décodage des lignes [R(p 1)] Décodage des colonnes [R(p)] Décodage à sortie pondérée (calcul de l information extrinsèque) Décodage à sortie pondérée (calcul de l information extrinsèque) Le décodage itératif à entrée et à sortie pondérées permet d avoir de meilleures performances grâce l information extrinsèque calculée à chaque demi-itération. 08 décembre Décodage itératif des codes produits Algorithme Chase-Pyndiah ou turbo code en blocs : Inventé en 1994 par R. Pyndiah à l ENST Bretagne, Performances proches de la limite théorique de Shannon, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : algorithme de Pyndiah Calculer l information extrinsèque. 08 décembre

5 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Décodage à entrée pondérée Décodage est optimal s il cherche le mot de code selon le critère du maximum de vraisemblance a posteriori : le mot de code à distance euclidienne minimale, 2 k comparaisons de distances euclidiennes, Décodage de Chase : Complexité élevée pour k > 10. k : dimension du code. le mot de code à distance euclidienne minimale, 2 C d séquences de test maximum. n Complexité raisonnable pour d < 10. d : distance minimale du code. 08 décembre

6 Décodage de Chase Algorithme de Chase se limite à une boule B(Y 0, d 1) : d 1 P Pr [X B(Y 0, d 1)] = C i= 0 i n i p (1 p) n 1 X : mot de code émis, Y 0 : vecteur binaire obtenu par seuillage du mot reçu, p : probabilité d erreur binaire sur le canal de transmission. Lorsque p < 10 2 P est assez grande. 08 décembre Décodage de Chase Y 1 C 0 t C 1 c t Y 0 R Y 2 d 1 CD 2 t - À partir de R, on génère le mot binaire Y 0, - Les séquences de test Y i sont obtenues par inversion d un ou plusieurs bits de Y 0 dont les positions correspondent aux symboles les moins fiables de R - Décodage algébrique de Y 0 et des séquences de test Y i donne les mots de code C i. B -Parmi C 0 et les C i, on sélectionne deux mots de code à distance euclidienne minimale de R : le mot décidé D et le concurrent C c. 08 décembre

7 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Décodage à sortie pondérée Calcul de l information extrinsèque w j : - Si le concurrent est trouvé : -Sinon : w M d : métrique du mot D, M c : métrique du concurrent, d j : j ème élément binaire de décision β : constante positive, j c 08 décembre d = (M M ) d w j = β d Calcul de fiabilité r j de d j : j r r ' = w + r j j j j j r j

8 Décodage itératif Àla p ème demi-itération α(p 1) β(p) [D(p)] [W(p 1)] [R (p)] Décodage à entrée et sortie pondérées [W(p)] [R] Ligne de retard [R] [R ] : matrice des données pondérées β : constante positive [D] : matrice des mots décidés α : cœfficient de confiance [W] : matrice des informations extrinsèques 08 décembre Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre

9 L implémentation du turbo décodeur des codes produits Objectif : atteindre le haut débit (> 25 Mbit/s) tout en ayant : bonnes performances en terme de TEB, faible complexité. 08 décembre Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre

10 Nombre d itérations de décodage Plus le nombre d itérations est élevé : - meilleures sont les performances, - plus la complexité est grande. Lorsque NbI 5, gain de codage est peu important. 4 itérations de décodage est donc un bon compromis performances/complexité. 08 décembre Optimisation de divers paramètres Bon compromis entre les performances (en terme TEB) et la complexité du turbo décodeur est obtenu pour : 4 itérations de décodage, 4 bits de quantification, 3 composantes les moins fiables, 8 séquences de test, 1 seul concurrent. 08 décembre

11 Architecture du décodeur élémentaire α(p 1) [W(p 1)] 5 5 écrêtage [R (p)] Mémoire [R (p)] 4 β(p) Décodage à entrée et à sortie pondérées [D(p)] 5 Mémoire [W(p)] [W(p)] 5 [R] Ligne de retard [R] Décodage itératif nécessite de sauvegarder [W(p)] : Taille de mémoire de sauvegarde (n n 5) bits 08 décembre Architecture du décodeur élémentaire [R (p 1)] [R] 4 β(p) Décodage à entrée et à sortie pondérées Ligne de retard [D(p)] [W(p)] α(p) écrêtage 4 Mémoire [R (p)] 4 [R] Principe de décodage reste le même, Taille de mémoire est moins importante : (n n 4) bits, L écrêtage est retardé. 08 décembre

12 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Architecture générale du turbo décodeur Plusieurs structures peuvent être utilisées pour implémenter le turbo décodeur : - Structure pipeline, - Structure itérative : Structure itérative à traitement par symbole, Structure itérative à traitement par bloc. 08 décembre

13 Structure de pipeline à traitement par symboles R Décodeur élémentaire [D] [R ] [D] [R ] Décodeur élémentaire [D] [R ] Retard Retard - Adaptée au traitement à haut débit et souple à implémenter, - Encombrement dépendant du nombre d itérations, - Latence dépendante du nombre d itérations : 2 NbI (n² + 2n) symboles* Latence : la durée entre la réception et l émission d un symbole, NbI : nombre d itérations de décodage utilisé, * On suppose qu un symbole est traité pendant une période d horloge. 08 décembre Structure itérative RAM [R] Décodeur élémentaire RAM [R ] RAM [D] Un seul module de décodage pour plusieurs itérations L encombrement indépendant du nombre d itération, L encombrement réduit (d un facteur de 4 pour 4 itérations de décodage par rapport à la structure pipeline), La latence limitée à 2n² symboles quelque soit le nombre d itérations. 08 décembre

14 Structure itérative à traitement par symbole Faible encombrement et simple à implémenter, Temps de traitement d un symbole : t = 2 NbI s t rs débit des données divisé par un facteur égal au nombre de demi-itérations utilisé. t s = temps de calcul d un symbole, t rs : temps de remplissage d un symbole, NbI : nombre d itérations de décodage. 08 décembre Structure itérative à traitement par bloc Temps de traitement d un vecteur : n t v t rs NbI = n : longueur 2 du vecteur. Débit plus élevé car 2 NbI < n. Encombrement plus élevé, mais reste indépendant du nombre d itérations. Requiert une mémoire spécifique : capables d être lue et écrite par bloc aussi bien en ligne qu en colonne en une seule période d horloge. 08 décembre

15 Comparaison des trois structures Structure pipeline Structure itérative par symbole Structure itérative par bloc Complexité Débit d = d t rs 2 NbI n d 2 NbI 2 Latence 2NbI ( n + 2n) 2 2n 2 2n Mémoire Simple Simple Complexe Latence : la durée entre la réception et l émission d un symbole. Structure itérative à traitement par bloc offre un bon compromis performances/complexité. 08 décembre Comparaison des trois structures - Codes produits BCH(32,26,4)² n = 32, - 4 itérations de décodage (8 demi-itérations). Structure pipeline Structure itérative par symbole Structure itérative par bloc Débit d = 8 Mbit/s 1 Mbit/s 32 Mbit/s Complexité EL ( portes) EL (18000 portes) >? > Latence 1 ms 0,25 ms 0,25 ms EL : éléments logiques (unité d encombrement d ALTERA), Latence : la durée entre la réception et l émission d un symbole. 08 décembre

16 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Architecture des mémoires Créer des mémoires à l aide des RAM : Mise en œuvre simplifiée, Économique en consommation électrique, Possibilité de lire et d écrire les données symbole par symbole ou vecteur par vecteur (en ligne ou en colonne), Possibilité de lire et d écrire des données de différentes adresses en même temps (RAM double port), Possibilité de configuration en bits ou bits ou bits (ALTERA APEX 20K). 08 décembre

17 Architecture des mémoires Exemple de mémoire de capacité 4 4 bits Conception classique à partir d une RAM double port configurée en 4 mots de 4 bits. Entrée A1 A2 A3 A4 B1 B2 B3 B4 2 C1 C2 C3 C4 D1 D2 D3 D4 Adresse d écriture Autorisation d écriture Sortie Adresse de lecture Autorisation de lecture Écriture et lecture d un vecteur en ligne en une période d horloge, Écriture et lecture d un vecteur en colonne en 4 périodes d horloge. 08 décembre Architecture des mémoires Conception à partir de 4 RAM double port configurée en 4 mots de 1 bit. RAM 1 RAM 2 RAM 3 RAM 4 Entrée Adresse d écriture Autorisation d écriture A1 A2 A3 A4 B1 B2 B3 B C1 C2 C3 C4 D1 D2 D3 D4 2 4 Sortie Adresse de lecture Autorisation de lecture Écriture et lecture d un vecteur en ligne en une période d horloge, Écriture et lecture d un vecteur en colonne en 1 période d horloge est impossible car les données en colonne se trouvent dans les mêmes plans mémoire. 08 décembre

18 Architecture des mémoires Conception à partir de 4 RAM double port configurée en 4 mots de 1 bit. Lecture/écriture de la 1 ère colonne Entrée Décalage A1 A2 A3 A4 B4 B1 B2 B3 4 4 C3 C4 C1 C2 Décalage inverse Sortie 4 Lecture/écriture de la 2ème colonne D2 D3 D4 D1 Les symboles d un même vecteur (ligne ou colonne) doivent être mis sur des différents plans mémoire. 08 décembre Implémentation du turbo décodeur des codes produits BCH(32,26,4)² Décodage de Chase [R] Calcul des syndromes Calcul des métriques [R ] Sélection des composantes les moins fiables Sélection de D et de C c [D] Calcul de R Complexité Débit 9576 EL ( portes) 12 Mbit/s EL : éléments logiques. 08 décembre

19 Sélection d une composante la moins fiable 31 composantes d un vecteur de données C/S C/S C/S C/S C/S C/S Max min Max min Max min Max min Max min Max min C/S C/S C/S Max min Max min Max min C/S Couche 1 Couche 2 Couche 5 Max min Composante la moins fiable C/S : comparaison/sélection 08 décembre Sélection de 3 composantes les moins fiables ère CLMF 2 ème CLMF 3 ème CLMF L information doit traverser 3 5 = 15 couches de «comparaison/sélection», Temps de propagation est long ( 80 ns), Le débit est limité à 12 Mbit/s. CLMF : composante la moins fiable. 08 décembre

20 Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre Réduction du temps de propagation Solution : pipeliner la sélection des composantes les moins fiables, 31 Registres 30 Registres ère CLMF Horloge 2 ème CLMF Horloge 3 ème CLMF Augmentation de la cadence de traitement (période d horloge = 20 ns), Augmentation du débit (50 Mbit/s), Augmentation de complexité (ajout des registres). CLMF : composante la moins fiable. 08 décembre

21 Réduction de complexité Solution : utilisation de la structure itérative. A Registres Registres ère CLMF Horloge Horloge 2 ème CLMF 3 ème CLMF Réduction de la complexité sans augmenter le temps de propagation CLMF : composante la moins fiable. 08 décembre Implémentation du turbo décodeur des codes produits BCH(32,26,4)² Décodage de Chase [R] Calcul des syndromes Calcul des métriques [R ] Sélection des composantes les moins fiables Sélection de D et de C c [D] Calcul de R Augmentation du débit à 50 Mbit/s, Diminution de complexité plus de la moitié. 08 décembre

22 Encombrement et performances Débit maximal (Mbit/s) Complexité (éléments logiques) Nombre de bascules 140 Codeur 64 ( 1700 portes) 74 Décodeur ( portes) 539 Décodeur optimisé ( portes) 1980 Composant APEX 20K (Altera) 08 décembre Plan de la présentation 1- Codes produits, 2- Décodage itératif des codes produits : turbo codes en blocs, Décodage à entrée pondérée : décodage de Chase, Décodage à sortie pondérée : calcul de l information extrinsèque. 3- Implémentation du turbo décodeur des codes produits : Étude et optimisation de divers paramètres, Architectures du décodeur, Architecture des mémoires. 4- Optimisation du turbo décodeur, 5- Conclusions et perspectives. 08 décembre

23 Conclusions Structure itérative à traitement par bloc : - Débit : 50 Mbit/s, - Encombrement : 4500 EL, - Paramétrable : nombre d itérations. Mémoire à accès multiples : - lecture et écriture des vecteurs aussi bien en ligne qu en colonne en une seule période d horloge, 08 décembre Perspectives Mémoires à accès multiples : - Mise en parallèle de plusieurs module de turbo décodeur Augmentation de débit (de 100 Mbit/s à 1,6 Gbit/s). FPGA = reprogrammable, Reconfiguration dynamique, Adapter le même turbo codeur/décodeur aux différentes dimensions de codes. 08 décembre