Electronique ultime. Sylvie Galdin-Retailleau, Arnaud Bournel, Philippe Dollfus

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1 Electronique ultime Sylvie Galdin-Retailleau, Arnaud Bournel, Philippe Dollfus Institut d'electronique Fondamentale - Bât Université Paris Sud Orsay Cedex Tél. : , Fax : , Mél. : bournel@ief.u-psud.fr Mots clés : Architecture, Canal, CMOS, Dimensionnement, Dopage, Grille, Hétérostructure, Implantation, Interconnexions, MOSFET, NanoMOS, Oxyde, Quantification, Recuit, Roadmap, Silicium, SOI, Substrat, Transistor, Tunnel Plan Electronique ultime Introduction La technologie CMOS Mise à l'échelle des MOSFET Principes Effets de canal court Règles de dimensionnement Bilan : roadmap ITRS Les interconnexions Les NanoMOS Problèmes spécifiques Architectures alternatives au MOSFET conventionnel Conclusion Bibliographie Biographie des auteurs Introduction L'évolution de la micro-électronique implique la réduction des dimensions caractéristiques des composants, dans le but d'améliorer à la fois la densité d'intégration et la rapidité des circuits. La longueur de grille L G des transistors MOSFET (Metal Oxide Semiconductor Field Effect Transistor, cf. Figure 1) a ainsi évolué grâce aux progrès de la lithographie d'environ 350 nm il y a 10 ans à environ 80 nm aujourd'hui, et il est prévu qu'elle atteigne 50 nm d'ici 1 à 2 ans et 25 nm d'ici 7 à 8 ans. Dans les circuits intégrés à base de MOSFET, on peut alors augmenter fortement le nombre de transistors présents par circuit, avec un facteur multiplicatif d'environ 1,4 par an très proche de la prédiction de Gordon Moore en 1965 [MOO65], et donc leur faire effectuer des tâches de plus en plus complexes, tout en augmentant la fréquence de fonctionnement (cf. Figure 2). Cette progression vers une électronique "ultime", voire "nanoélectronique" puisque nous verrons que toutes les dimensions caractéristiques des MOSFET s'approchent de la dizaine de nm voire moins, ne va cependant pas sans poser de nouveaux problèmes aussi bien technologiques que physiques. Dans une première partie, nous rappellerons les grands principes de fonctionnement des circuits intégrés CMOS (Complementary Metal Oxide Semiconductor), dans le but de mettre en évidence les paramètres importants régissant leur conception. Nous verrons ensuite les règles de mise à l'échelle utilisées jusqu'à présent pour réduire L G tout en conservant un bon fonctionnement des MOSFET. En effet, la diminution de L G conduit au renforcement d'effets parasites que l'on peut tenter de contrer en modifiant en parallèle les autres grandeurs définissant la géométrie des MOSFET, soit essentiellement l'épaisseur e ox d'oxyde de grille, le profil de dopage de la zone active et la profondeur X j des caissons de source et drain. Nous aborderons ensuite les architectures de MOSFET alternatives, susceptibles d'apporter des solution industriellement viables à des problèmes difficiles, voire impossibles, à résoudre avec l'architecture classique schématisée sur la Figure 1 pour des valeurs de L G inférieures à 50 nm. 1

2 L G Grille Oxyde e OX Source N D + Drain N D + X j Substrat N A Figure 1 : Représentation schématique d'un transistor MOSFET "normally off" (c'est-à-dire à l'état bloqué quand aucune polarisation n'est appliquée entre grille et source) à canal d'électrons (canal N). Sur un substrat de Si dopé P avec une concentration N A d'accepteurs (atomes de bore), on réalise un empilement oxyde-grille métallique. L'épaisseur de l'oxyde SiO 2 entre grille et substrat est notée e ox, la longueur de la grille L G. Deux réservoirs à électrons, caissons de source et drain dopés fortement en donneurs (dopage N D + en phosphore ou arsenic), sont implantés de part et d'autre de la grille. Deux électrodes permettent de polariser les caissons, qui sont de plus caractérisés par leur profondeur X j dans le substrat. Une électrode de substrat complète la polarisation du dispositif. Les principes de fonctionnement de cette structure sont décrits dans l'encart 1. Nombre de transistors par puce Pentium(R) III / 0,18 µm Pentium(R) / 0,5 µm TM / 1 µm , Année d'introduction sur le marché Fréquence d'horloge (MHz) Figure 2 : Illustration de la loi de Moore à travers l'évolution en fonction des années des microprocesseurs Intel, en termes de nombre de transistors par puce (ronds pleins, échelle de gauche en ordonnée) et de fréquence d'horloge (carrés pleins, échelle de droite en ordonnée) [Intel]. Encart 1 : Rappels sur le fonctionnement d'un transistor MOSFET normally off. Dans un transistor MOSFET, on cherche à commander le passage d'un flux de porteurs de charges de l'électrode de source jusqu'à celle de drain. Pour cela, il faut (i) former un canal de conduction entre source et drain et (ii) mettre en mouvement des porteurs de charge entre ces deux électrodes. Dans le cas de l'architecture de transistor à canal N présentée sur la Figure 1, il est nécessaire pour remplir la condition (i) d'imposer une polarisation de la grille strictement positive par rapport aux autres électrodes, c'est pourquoi on qualifie cette structure par l'anglicisme normally off : le canal n'est pas "préexistant", il faut le créer électriquement par l'intermédiaire de la capacité MOS. Mais, à tensions drain-source V DS et substrat-source V BS nulles, le premier effet d appliquer V GS > 0 V est de repousser les trous initialement présents sous la grille vers le fond du substrat et de créer une zone de charge d espace (ZCE) à l interface Si/SiO 2, comme illustré par la Figure 3(a). C est seulement pour une certaine tension V GS = V T, la tension de seuil du transistor, qu apparaît sous la grille Si une couche "d inversion", c'est-à-dire une couche de quelques nm d'épaisseur remplie par des électrons provenant des caissons source et drain (cf. Figure 3(b)). La valeur théorique de V T usuellement considérée est celle de V GS correspondant à une concentration en électrons dans le canal d'inversion au moins égale à la concentration N A en dopants accepteurs du substrat P. Elle peut être ajustée en jouant sur N A et sur la nature du matériau de grille. 2

3 Pour V GS > V T, le MOSFET est électriquement à l'état passant mais il reste à vérifier la condition (ii) pour qu'un courant I D circule entre drain et source. Pour cela, on applique une tension de polarisation V DS > 0 V, afin d'imposer un champ électrique E // accélérateur dans le canal et parallèle à l'interface Si/SiO 2. Tant que la tension V DS reste faible, c est-à-dire tant qu il existe un canal d électrons qui relie la source au drain et que la vitesse v n des électrons augmente linéairement avec la valeur de E //, soit v n = µ n E // où µ n est la mobilité électronique, le canal induit se comporte comme une simple résistance : on est dans le régime ohmique. Pour V DS faible, Wn le courant I D peut s'exprimer alors en première approximation sous la forme : I D = µ ncox VDS ( VGS VT ), où L C ox = ε 0 ε rox /e ox est la capacité surfacique de la structure MOS, ε 0 la permittivité diélectrique du vide, ε rox la permittivité diélectrique relative de SiO 2 et W n la largeur du canal. Dans la relation précédente, µ n V DS /L G correspond à v n et C ox (V GS - V T ) à la densité surfacique de charge dans le canal. Le rapport L G /(µ n C ox (V GS - V T )W n ) représente la résistance du canal. La mobilité µ n est limitée par les vibrations du réseau cristallin et par les chocs entre les électrons et les impuretés ionisées du dopage. Notons en outre que dans les MOSFET elle est fortement est fortement dégradée dans le canal du fait de la rugosité inévitable de l'interface entre Si, matériau monocristallin, et SiO 2, matériau amorphe. G (a) (b) V T > V GS > 0 V G V GS > V T > 0 V G S D S D ZCE ZCE Figure 3 : Création du canal de conduction dans un transistor MOSFET à canal N normally off. En (a) désertion en trous sous la grille, en (b) formation du canal de conduction à partir des réservoirs à électrons de source et drain. Quand V DS devient supérieur à une valeur limite V DSsat, le courant I D n'évolue alors plus, ou peu, en fonction de V DS, on est dans le régime source de courant, dû au pincement du canal, à la saturation de la vitesse des électrons [TAU98]... Le courant I D reste contrôlable par V GS ; dans les transistors MOSFET actuels, le courant de saturation I Dsat varie linéairement avec V GS. On évalue le degré de saturation de I D par rapport à V DS en mesurant la conductance de drain g D, c'est-à-dire la pente de I D par rapport à V DS à V GS donné pour V DS > V DSsat. La Figure 4 présente l'allure typique de la caractéristique I D (V DS ) d'un MOSFET fonctionnant suivant les principes décrits ci-dessus. I D V GS = V T + 5 V V GS = V T + 4 V V GS = V T + 3 V V GS = V T + 2 V V GS = V T + V V GS < V T V DS 0 V DSsat V DD Figure 4 : Caractéristique typique d'un transistor MOSFET à canal N normally off. Nous verrons dans la partie 2 qu'en technologie CMOS, un transistor normally off à canal de trous, ou PMOS, est toujours associé à un transistor normally off à canal N, ou NMOS. Pour cela, on change les types de dopage des différentes régions : substrat dopé en donneurs, caissons de source et drain dopés en accepteurs. Les principes de fonctionnement des transistors à canal P sont les mêmes que ceux des transistors à canal N, il suffit de changer le signe 3

4 des tensions de polarisation : pour que les conditions (i) et (ii) définies précédemment soient vérifiées, il faut appliquer V GS < V Tp < 0, où V Tp est la tension de seuil des PMOS, et V DS < 0. On rend également complémentaires NMOS et PMOS : en ajustant V Tp de telle sorte que V Tp = -V T en réalisant des PMOS de largeur W p plus grande que celle W n des NMOS, afin que les courants délivrés par ces deux types de transistors soient identiques dans les mêmes conditions de polarisation. Cet ajustement est rendu nécessaire par la plus faible mobilité µ p des trous par rapport à celle µ n des électrons (cf. la Figure 15 de l'encart 2). Fin de l'encart La technologie CMOS La microélectronique est très largement dominée depuis des années par la technologie des circuits intégrés numériques CMOS, à base de transistors MOSFET silicium. Cette technologie consiste à associer deux types de MOSFET, NMOS à canal d'électrons et PMOS à canal de trous, dont les régimes de fonctionnement par rapport aux niveaux de tension de commande sont complémentaires. Elle permet d'effectuer des opérations logiques sur deux états discrets, le niveau 0 logique correspondant à une tension proche de 0 V et le niveau 1 logique à une tension proche de la tension d'alimentation V DD du circuit (cf. Encart 3 pour une définition plus précise). Dans le cas de la "cellule élémentaire" de la logique CMOS, l'inverseur, on place en série entre V DD et la masse un PMOS et un NMOS comme représenté sur la Figure 5 (les procédés technologiques de réalisation associés sont résumés dans l'encart 2). Les deux transistors sont commandés par la même tension de grille V in. Pour V in égal à V DD, le transistor NMOS est passant, le PMOS bloqué. La capacité C L associée au nœud de sortie de la cellule (capacités d'entrée des étages logiques suivants, capacités associées aux interconnexions métalliques liant les cellules entre elles ou à l'extérieur du circuit) se décharge à travers le NMOS et la tension V out s'annule. A l'inverse quand la tension V in est égal à 0 V, le NMOS est bloqué et le PMOS passant, permettant ainsi à la capacité C L de se charger à travers le PMOS. La tension de sortie V out devient alors égale à V DD. On a bien réalisé une fonction d'inversion des niveaux logiques entre V in et V out. V DD V in PMOS G NMOS S D S V out C L Figure 5 : Schéma électrique d'un inverseur CMOS. On a V GSn = V in, V GSP = V DD - V in, V DSn = V out et V DSp = V DD - V out. Encart 2 : Procédés de réalisation d'un inverseur CMOS. Les Figure 6 à Figure 17 décrivent schématiquement les procédés technologiques mis en oeuvre pour la réalisation d'un inverseur CMOS. Des détails sur les différentes méthodes évoquées peuvent être trouvés sur Internet dans un module pédagogique d'initiation à la microélectronique [MPIM]. Figure 6 : Le matériau de base est un substrat Si dopé P. 4 Figure 7 : Gravure ionique réactive pour réalisation de tranchées d'isolation des blocs NMOS/PMOS (après

5 définition d'un masque de résine par photolithographie). Figure 8 : Dépôt chimique en phase vapeur d'un oxyde dans les tranchées puis planarisation par polissage mécanico-chimique. Figure 9 : Implantation à travers un masque d'ions donneurs (P - ) pour la réalisation du pseudo-substrat N dans lequel sera défini le PMOS (implantations également de donneurs ou accepteurs pour le dopage "canal" : dopage rétrograde, cf. la partie 3.3). Figure 10 : Recuit post-implantation pour guérir les défauts induits par le bombardement ionique dans la structure cristalline et d'activer électriquement les dopants en les plaçant en site substitutionnel. Au cours de ce recuit, les impuretés diffusent dans la profondeur du substrat. Figure 11 : Oxydation thermique de Si pour obtenir l'isolant de grille SiO 2. Figure 12 : Dépôt puis gravure ionique réactive de polysilicium pour la définition des grilles et leur connexion. Figure 13 : Implantation d'ions donneurs (As - ) pour la réalisation de caissons fortement dopés N (source et drain du NMOS, polarisation du pseudo-substrat N). La grille sert de masque pour l'implantation des caissons source et drain qui sont ainsi auto-alignés par rapport à la grille. On peut procéder ensuite par implantation sous incidence oblique à la réalisation des poches et halos (cf. la partie 3.3). W n W p Figure 14 : implantation d'ions accepteurs (B+ ) pour Figure 15 : recuit post-implantation. Le matériau de grille doit pouvoir supporter ce traitement thermique. Le 5

6 la réalisation de caissons fortement dopés P (source et drain du PMOS, polarisation du substrat P). polysilicium, réfractaire et compatible avec un procédé silicium, a été choisi dans ce but. Figure 16 : dépôt d'oxyde de passivation, gravure de l'oxyde, puis siliciuration du Si dans les ouvertures obtenues pour la réalisation des contacts de source et drain, ainsi que du polysilicium de grille. Figure 17 : passivation et réalisation des différents niveaux d'interconnexions métalliques (l'oxyde de passivation existant entre le premier et le second niveau d'interconnexion n'est pas représenté). Afin de rendre plus "concrète" cette présentation, nous reportons sur la Figure 18 une image en microscopie électronique d'un transistor MOSFET réalisé par STMicroelectronics. Elle met en évidence la présence des espaceurs (d'oxyde ou de nitrure) qui servent de masque au moment de la siliciuration (cf. Figure 16) et permettent d'obtenir un auto-alignement des prises de contact en siliciure pour les source et drain par rapport au contact siliciure de grille. Siliciure Source (siliciure) Espaceur Grille L G = 80 nm Espaceur Drain (siliciure) Substrat Si Figure 18 : Vue en microscopie électronique à transmission d'un transistor MOS de 80 nm de longueur de grille (d'après [BOR00]). Les différents types de dopage ne peuvent pas être distingués sur une telle image. Fin de l'encart 2. Remarquons que pour un niveau logique donné en entrée, on a toujours un des deux transistors à l'état bloqué. Au courant de fuite de ce transistor près (diffusion des quelques porteurs présents sous la grille quand le canal n'est pas entièrement formé,...), aucun courant ne circule dans la cellule dès que la tension V out a atteint un des deux niveaux logiques d'équilibre en sortie. En première approximation, l'inverseur CMOS ne consomme donc pas de puissance statique, ce qui constitue son avantage principal par rapport aux autres technologies de circuits intégrés numériques. Cette brève description du fonctionnement de l'inverseur CMOS nous permet de mettre en évidence les grandeurs importantes caractérisant les performances des transistors MOSFET pour la technologie CMOS. En logique CMOS, l'information est transmise par la charge ou la décharge de capacités C L à travers un ou des transistors, ceux polarisés à l'état passant dans une cellule logique. On cherche bien évidemment à minimiser les temps τ D de charge et décharge des capacités afin d'augmenter la fréquence de fonctionnement du circuit. Dans le cas de l'inverseur CMOS, le temps τ D varie typiquement comme C L V DD /I on où I on est le courant délivré par le transistor à l'état passant au début du changement d'état de charge de C L, soit pour des tensions V GS et V DS égales à V DD (resp. -V DD ) pour le NMOS (resp. PMOS). Le courant I on est donc déterminant pour la rapidité du circuit ; sa valeur doit être la plus 6

7 grande possible. De ce point de vue, on a tout intérêt à diminuer la tension de seuil V T pour augmenter I D à tensions de polarisation données (cf. Encart 1). Pour les systèmes sur batterie, une très faible consommation statique est clairement indispensable. Pour les systèmes "fixes", elle est également nécessaire pour maintenir dans des limites raisonnables l'échauffement du circuit. Le courant de fuite I off traversant un transistor bloqué dans un état d'équilibre de l'inverseur, soit V GS = 0 V et V DS = V DD (resp. -V DD ) pour le NMOS (resp. PMOS), doit donc être minimisé, ce qui implique a priori l'augmentation de V T. Ce problème est d'autant plus important que le nombre de transistors présents dans un circuit va en augmentant. Il faut en outre éviter qu'une perturbation sur la tension d'entrée V in ne modifie l'état de la sortie de l'inverseur. Afin d'assurer des "marges de bruit" raisonnables vis-à-vis des niveaux de perturbation possibles (cf. l'encart 3 et en particulier la Figure 20), la tension de seuil V T des transistors doit être suffisamment grande (en valeur absolue) et la conductance de drain g D en régime source de courant la plus faible possible. Le choix de V T obéit donc à des critères contradictoires selon que l'on privilégie les performances dynamiques ou statiques. Un bon compromis consiste généralement à régler la valeur de V T pour qu'elle soit de l'ordre du tiers de celle de V DD. Encart 3 : Caractéristique statique entrée/sortie d'un inverseur CMOS. La caractéristique de transfert V out (V in ) de l'inverseur CMOS est obtenue en faisant varier la tension V in suffisamment lentement pour atteindre un équilibre quasistatique en sortie V out. Elle correspond donc à des états électriques tels que les courants I Dn et I Dp, délivrés respectivement par le NMOS et le PMOS, sont égaux. On peut donc déduire V out (V in ) des intersections des caractéristiques I D (V DS ) des deux transistors dans le plan (V out ;I D ) (cf. les Figure 19 et Figure 20). I D V in = 0 V in = V DD V out (-1) V DD Q(V inb ;V outh ) V DD /2 0 V DD /2 V DD V out V in = 0 (NMOS) ou V DD (PMOS) Figure 19 : Caractéristiques I D (V DS ) du NMOS (en traits continus) et du PMOS (en tirets) constituant un inverseur CMOS dans le plan (V out ;I D ). 0 V T (-1) V ET R(V inh ;V outb ) V DD -V T V DD Figure 20 : Caractéristique de transfert V out (V in ) d'un inverseur CMOS. V in La caractéristique V out (V in ) présentée sur la Figure 20 met en évidence 4 zones. Pour V in inférieur à V T, le NMOS est bloqué et le PMOS passant et en régime ohmique (cf. Figure 19), la capacité de sortie ne peut se décharger et V out reste fixé à V DD. Puis quand V in varie entre V T et une valeur limite V et, le transistor NMOS est débloqué, il fonctionne en régime source de courant, alors que le PMOS tend à passer progressivement du régime ohmique au régime source de courant. La tension V out décroît avec l'augmentation de V in. Pour V in = V et, les caractéristiques des deux transistors se croisent en régime source de courant. Pour V in compris entre V et et V DD - V T, le NMOS passe en régime ohmique et le PMOS reste en régime source de courant, V out continue à diminuer. Enfin, le PMOS se bloque pour V in supérieur à V DD - V T et V out atteint 0 V. La tension d'entrée V et, rendue égale à V DD /2 grâce à "l'appariement" (réglage des tensions de seuil et largeurs des transistors) des NMOS et PMOS, est le seuil de commutation de l'inverseur. La variation de V out autour de V et est d'autant plus abrupte que la conductance de drain g D en régime source de courant est faible. Pour g D nul, il se produit une transition verticale sur V out pour V in = V et, les caractéristiques I D (V DS ) des deux transistors se balayant en régime source de courant, avec une infinité de valeurs de V out possibles pour cette seule valeur de V in. On a tout intérêt à tendre vers cette limite idéale qui permet une meilleure régénération des niveaux logiques. Fin de l'encart 3. 7

8 3. Mise à l'échelle des MOSFET 3.1. Principes Nous avons vu dans la section précédente qu'afin d'améliorer la rapidité des circuits CMOS, il faut augmenter le courant I on délivré par un MOSFET dans son état passant. La stratégie adoptée jusqu'à présent dans ce but consiste à diminuer progressivement la longueur de grille L G. En effet, la résistance opposée par le canal, quand il est formé, est donc d'autant plus faible que L G est faible, ce qui induit un accroissement du courant de drain à polarisation donnée. La réduction de la taille du dispositif est en outre avantageuse du point de vue de la densité d'intégration au sein d'un circuit intégré. Si l'on réduit L G pour augmenter I on, il faut parallèlement veiller à ce que le courant I off à l'état bloqué et la conductance de drain g D en régime source de courant soient maintenus à des niveaux acceptables. Le rapport V T /V DD doit également être bien maîtrisé. Ces objectifs ne peuvent cependant être atteints que si l'on respecte des règles bien précises de mise à l'échelle des MOSFET : la réduction de L G implique des modifications des autres paramètres définissant la géométrie du transistor (e ox, X j, dopage substrat...). Comme nous allons le voir désormais, ces règles consistent essentiellement à préserver le contrôle capacitif par la grille de la formation du canal de conduction entre source et drain Effets de canal court La réduction de L G s'accompagne de l'apparition d'effets électrostatiques parasites, dits de "canal court", qui perturbent le bon contrôle par V GS de la conductivité entre source et drain : quand on rapproche le drain de la source on rend également plus proches l'une de l'autre les zones de charge d'espace (ZCE) drain-substrat et source-substrat. Normalement, ces ZCE sont un obstacle au courant vers le substrat : les porteurs majoritaires des caissons de source et drain voient une barrière de potentiel qui les empêche de diffuser vers le substrat (et réciproquement pour les porteurs majoritaires du substrat vers les caissons). Quand la tension V DS augmente, la ZCE drain-substrat s étend et peut, pour L G faible, rejoindre la ZCE source-substrat. La barrière de potentiel à la frontière source-substrat diminue alors comme illustré sur la Figure 21. Les porteurs majoritaires de la source peuvent dans ces conditions diffuser dans le substrat puis dériver vers le drain dans la ZCE drain-substrat polarisée en inverse. Un courant de fuite entre source et drain apparaît donc via le substrat ; c est un courant de diffusion non contrôlé par la grille. C est le phénomène de percement en volume. Grille ZCE N + N + A A V DS = 0 V DS > 0 V DS > 0 Profil de la bande de conduction suivant AA Figure 21 : Illustration du phénomène de percement volumique dans le cas d'un NMOS à l'état bloqué. En outre, le débordement des ZCE source-substrat et drain-substrat sous la grille augmente en valeur relative par rapport à L G quand la valeur de la longueur de grille diminue. Cela occasionne un abaissement de la barrière de potentiel en entrée de canal et perturbe le contrôle par V GS des charges fixes dans la zone de désertion sous la grille. En conséquence, il se produit dans le régime bloqué un phénomène de percement en surface analogue au percement en volume précédemment décrit, la conductance de drain g D augmente en régime source de courant, 8

9 et enfin la tension de seuil V T diminue (en valeur absolue). Ces phénomènes sont d'autant plus importants que V DS augmente (en valeur absolue). Les effets de canal court que nous venons d'évoquer tendent donc à dégrader la commande de la grille, à augmenter fortement le courant I off et la conductance de drain g D en régime source de courant, et induisent une dépendance de V T avec V DS. Ces conséquences peuvent être catastrophiques pour le bon fonctionnement d'un circuit CMOS. Nous allons voir dans la section 3.3 suivante les différentes règles de dimensionnement qui permettent de conserver un bon fonctionnement des MOSFET quand on réduit leur longueur de grille. Nous verrons dans la section 3.4 comment se traduisent ces règles d'un point de vue quantitatif Règles de dimensionnement Une solution "simple" pour réduire l'influence des effets de canal court est d'augmenter globalement le dopage du substrat quand L G diminue afin de limiter les extensions des ZCE source-substrat et drain-substrat. Cette solution trouve cependant rapidement ses limites car elle influe fortement sur la valeur de V T et surtout elle a des conséquences néfastes sur la mobilité des porteurs de charge dans le canal du fait de l'accroissement du nombre de chocs entre porteurs et impuretés ionisées. On utilise plutôt des architectures à dopage rétrograde, comme illustré sur la Figure 22 : le dopage à l'interface oxyde/si est choisi pour obtenir la valeur de V T souhaitée et reste d'un niveau "raisonnable" pour ne pas trop réduire la mobilité dans le canal, et on réalise une couche enterrée (par implantation ou épitaxie) sur toute la longueur du canal avec une concentration en dopants (de même type que celui du substrat) nettement plus importante pour limiter les effets de canal court. Pour ajouter un degré de liberté à la conception du transistor, on peut également implanter des "poches" ou "halos" de fort dopage près des caissons de source et drain (cf. Figure 23) [GWO99] N A (cm -3 ) N pic Barrière de dopage anti-percement Ajustement de V T X pic x Figure 22 : Profil typique à dopage rétrograde pour le substrat dans la direction x perpendiculaire à l'empilement métal-oxyde-semiconducteur. N + N + P + Halos Poches Dopage rétrograde Figure 23 : Architecture de NMOS à dopage rétrograde et halos. La profondeur X j des caissons de source et drain est également un paramètre important pour la gestion des effets de canal court. Il faut en effet réduire X j en même temps que L G de façon à limiter l'augmentation du courant de fuite dû au percement en volume. Une faible valeur de X j est également favorable pour enrayer la chute de V T par effet de canal court. Outre les problèmes de réalisation technologique, cette solution peut cependant avoir un effet néfaste sur les performances électriques à l'état passant des MOSFET. La réduction de X j entraîne l'augmentation des résistances d'accès R acc au canal à la traversée des caissons de source et drain. Pour L G grand, la résistance du canal R canal est bien plus importante que R acc et dans ce cas la diminution de X j est sans conséquence sur I on. Mais si on réduit L G, R canal diminue et peut devenir du même ordre de grandeur que R acc. Des chutes de potentiel apparaissent alors dans les 9

10 caissons de source et drain, réduisant la tension effective appliquée aux bornes du canal, d'où une réduction notable de I on. Pour éviter cela, il convient notamment d'augmenter le dopage des caissons de source et drain quand L G diminue. On améliore également le caractère ohmique des contacts métal/si par réalisation de siliciures de Ti ou Co à cette interface. On peut enfin envisager de surélever les caissons de source et drain par rapport au niveau de l'interface oxyde/canal. Enfin, l'épaisseur de l'oxyde de grille e ox est peut-être la grandeur primordiale à maîtriser pour le dimensionnement des MOSFET. Le contrôle de la conductivité du canal par la grille étant de plus en plus parasité par le drain quand on diminue L G, il convient d'augmenter parallèlement l'efficacité de la commande capacitive pour contrer les effets de canal court. La solution employée jusqu'à présent pour accroître la capacité d'oxyde C ox = ε 0 ε rox /e ox est de diminuer l'épaisseur e ox de SiO 2 proportionnellement à L G. Ainsi, le rapport L G /e ox varie entre 40 et 50 dans les circuits CMOS réalisés jusqu'à présent [THO98]. La réduction de e ox implique cependant que la tension d'alimentation V DD des circuits diminue également, pour ne pas risquer d'entrer dans le régime de claquage de l'oxyde (le champ électrique dans l'oxyde valant au maximum V DD /e ox ). Cet abaissement de V DD permet par ailleurs de maîtriser la puissance dissipée en dynamique, puissance qui a tendance à augmenter avec la fréquence de fonctionnement du circuit et le nombre de transistors présents sur ce dernier, donc avec la diminution de L G (pour un inverseur CMOS, la puissance dissipée sur un cycle de durée T de charge et décharge de la capacité de sortie varie comme C L V DD 2 /(2T)) Bilan : roadmap ITRS Pour résumer les règles de dimensionnement que nous venons d'évoquer et fixer les ordres de grandeur correspondants, nous avons d'abord reporté sur la Figure 24 les évolutions de l'épaisseur e ox d'oxyde SiO 2 (a), de la profondeur X j des caissons source-drain (b), de la profondeur X pic (c) du pic de concentration N pic du dopage rétrograde (cf. Figure 22) et de N pic (d) en fonction des nœuds technologiques qui caractérisent l'évolution des circuits CMOS (nœuds de 250 nm à 22 nm en l'occurrence). Ces valeurs sont issues de prédictions établies périodiquement sur la route à suivre sur les 10 à 15 prochaines années, la fameuse "roadmap", pour continuer à concevoir des circuits toujours plus rapides et obéissant à la loi de Moore. La roadmap était à l'origine définie au strict niveau américain par la Semiconductor Industry Association (SIA) des USA. Depuis 1999, sa rédaction a pris une portée mondiale et l'on parle désormais de la roadmap ITRS (International Technology Roadmap for Semiconductors [ITRS]). Notons qu'à un nœud technologique on associe la valeur de la moitié de l'écart minimal entre deux lignes de polysilicium ou de métal sur un circuit ("half pitch"). La longueur métallurgique de grille L G associée est typiquement 1,3 à 1,5 fois plus faible que le half pitch pour les nœuds technologiques supérieurs ou égaux à 100 nm (production en 2003 pour ce nœud, L G de l'ordre de 65 nm), et 1,7 à 1,8 fois plus faible pour les nœuds inférieurs ou égaux à 90 nm (production en 2004 pour ce nœud, L G de l'ordre de 50 nm). Comme expliqué dans la section précédente, e ox suit d'après la Figure 24(a) une évolution à peu près linéaire en fonction du nœud technologique, mais avec des pentes différentes pour les roadmaps SIA 1997 (ronds pleins) et ITRS 2002 (losanges pleins). Notons en outre que pour les nœuds technologiques de 130 nm à 65 nm, les valeurs de e ox indiquées par l'itrs 2002 sont toujours plus faibles que celles prévues par la SIA Ces changements sont symptomatiques de l'accélération en industrie de la diminution de e ox, tendance "agressive" liée à la forte concurrence existant entre les fondeurs de circuits intégrés [OSB02]. Cette évolution semble cependant toucher à sa fin pour le nœud 50 nm, à partir duquel les prévisions SIA 1997 et ITRS 2002 se rejoignent à peu près. Les valeurs de e ox préconisées sont alors inférieures à 1 nm, soit moins de 4 couches atomiques de SiO 2. Nous verrons dans la partie 4.1 que ces épaisseurs ultra minces de SiO 2 peuvent constituer une limite physique difficilement franchissable pour la réduction des dimensions des MOSFET si l'on n'effectue pas de saut technologique dans la réalisation de la capacité MOS ou de l'architecture globale du transistor. D'après la roadmap SIA 1997, la profondeur X j des caissons de source et drain décroît, à l'instar de e ox de façon à peu près linéaire en fonction du nœud technologique jusqu'au nœud 100 nm, puis pour des nœuds plus petits on observe une tendance à la saturation de X j à des valeurs de l'ordre de 20 nm. A ces dimensions, étant donné que l'on souhaite en outre obtenir des caissons de plus en plus dopés et délimités par des flancs abrupts, on arrive en effet aux limites du procédé classique de dopage par implantation-recuit décrit dans l'encart 2. La roadmap ITRS 2001 est quant à elle beaucoup plus "optimiste" : grâce aux nouvelles méthodes de dopage actuellement en développement et sur lesquelles nous reviendrons dans la partie 4.1, on peut envisager de réaliser des caissons source-drain d'épaisseurs toujours plus fines, avec des valeurs de X j inférieures à 10 nm pour les nœuds plus petits que 50 nm. La diminution linéaire de X j quand le nœud technologique décroît entraîne naturellement celle de la profondeur X pic du pic de canal rétrograde, comme illustré sur la Figure 24(c). Dans le cas de la réduction de X pic avec celle du nœud technologique, on peut noter que, comme pour e ox la roadmap ITRS 2002 est plus "agressive" que celle de 1997 et que la réduction de X pic ne semble pas trouver de fin. La Figure 24(d) présente quant à elle l'augmentation du pic du dopage rétrograde N pic quand le nœud technologique décroît, augmentation nécessaire pour contrer des effets de canal court de plus en plus sensibles. Ces données, fournies par la roadmap 1997, montrent que N pic doit dépasser cm -3 pour les nœuds inférieurs à 100 nm. Pour la même gamme de nœuds technologiques, X pic doit être inférieur à 20 nm. Ce dopage rétrograde doit en outre être délimité par des flancs très abrupts pour qu'il soit efficace. Ces commentaires sont également valables pour la réalisation des poches et halos. Compte tenu des difficultés évoquées ci-dessus pour la 10

11 réalisation des dopages source-drain, on peut s'interroger sur la poursuite de l'utilisation de telles méthodes pour s'opposer aux effets de canal court. Les prédictions de la roadmap ne concernent pas seulement la géométrie et les niveaux de dopage caractérisant l'architecture des MOSFET mais aussi certains paramètres électriques. La Figure 25(a) représente l'évolution de la tension d'alimentation V DD des circuits CMOS en fonction du nœud technologique. Si l'on peut distinguer des paliers correspondant aux normes successives, la tension V DD décroît à peu près linéairement avec la valeur du nœud. On peut noter également que la roadmap ITRS 2002 n'est pas plus agressive que la SIA Les variations de V DD sont en effet liées non seulement au dimensionnement des MOSFET mais aussi à des paramètres plus ou moins extrinsèques liés à leur utilisation dans un circuit CMOS. On peut noter que pour le nœud 100 nm, la valeur de la tension d'alimentation V DD est égale à 1 V, ce qui accroît la sensibilité de la technologie aux fluctuations de tension de seuil, dont les valeurs maximales sont indiquées sur la Figure 25(b). Epaisseur e ox de SiO 2 (nm) 5 4 (a) Noeud technologique (nm) X j accès au canal (nm) (b) Noeud technologique (nm) Profondeur X pic (nm) (c) Dopage N pic (cm -3 ) (d) Noeud technologique (nm) Noeud technologique (nm) Figure 24 : Evolution de l'épaisseur e ox d'isolant de grille SiO 2 (a), de la profondeur de jonction X j à l'interface caisson SD/canal (b), de la profondeur X pic du pic de dopage rétrograde N pic (c) et enfin de N pic (d) en fonction du nœud technologique d'après les roadmaps SIA 1997 (ronds pleins) et ITRS 2002 (losanges pleins). Les valeurs de la concentration N pic ne sont plus disponibles dans les roadmaps postérieures à Tension V DD (V) 2,5 2 1,5 1 0,5 (a) Variation V T (mv) (b) Noeud technologique (nm) Noeud technologique (nm) 11

12 Figure 25 : Evolution de la tension d'alimentation V DD (a) et des variations V T tolérables de la tension de seuil (b) en fonction du nœud technologique d'après les roadmaps SIA 1997(ronds pleins) et ITRS (losanges pleins) 2002 (a) ou 1999 (b) Les interconnexions A l'aide de toutes les solutions technologiques évoquées ci-dessus, on a pu jusqu'à présent continûment réduire la longueur de grille L G et augmenter le courant I on sans dégrader le fonctionnement électrique global des MOSFET. Il faut cependant signaler que cette amélioration des performances intrinsèques des composants élémentaires d'un circuit CMOS n'entraîne pas nécessairement le gain en rapidité de commutation que l'on peut attendre d'après l'analyse de l'inverseur CMOS menée dans la partie 2. En effet, la réduction des dimensions des transistors induit celle de la section des interconnexions métalliques qui les lient entre eux ou à leur environnement. Ces interconnexions, séparées les unes des autres par des isolants, sont également de plus en plus proches à mesure que L G diminue. Le passage d'un nœud technologique à un nœud plus petit s'accompagne donc d'une augmentation de la résistance R i des interconnexions et de leurs capacités parasites C i, d'où un accroissement du délai R i C i de transmission de l'information entre portes logiques au sein d'un circuit intégré, ou vers l'extérieur du circuit. Si R i C i devient plus grand que le temps τ D de commutation d'une porte, les interconnexions vont constituer un goulot d'étranglement pour le transfert des données. Ce problème est illustré par la Figure 26 qui compare les évolutions en fonction du nœud technologique des temps de propagation liés à une seule porte logique (τ D, courbe avec ronds pleins) ou à une porte logique et aux interconnexions associées (courbes avec losanges ou carrés pleins). Dans le cas où les interconnexions sont réalisées en Al et isolées les unes des autres par SiO 2 (losanges), on constate que, malgré la décroissance linéaire de τ D qui accompagne celle du nœud technologique, le temps de propagation global tend à augmenter fortement avec la diminution du nœud pour les nœuds inférieurs à 250 nm. Pour continuer à augmenter les performances fréquentielles des circuits CMOS, il faut utiliser un métal plus conducteur que l'al et un isolant "low k" à plus faible permittivité diélectrique que SiO 2, comme l'oxyde de Si dopé au fluor, au carbone... C'est pourquoi les fondeurs de circuits intégrés ont commencé à introduire dès les interconnexions de Cu (de résistivité ρ Cu = 1,7 µω.cm) au lieu de l'al (de résistivité ρ Al = 3 µω.cm) utilisé jusque là. L'utilisation du Cu avait été en effet freinée par les problèmes importants d'électromigration posés par ce métal. Son introduction dans les procédés CMOS a été rendue possible par la mise au point récente de barrières (du type W x N, TaN...) permettant de limiter sa diffusion. Temps de propagation (ps) Porte Porte / Al / SiO 2 Porte / Cu / low k Noeud technologique (nm) Figure 26 : Evolution du temps de propagation en fonction du nœud technologique, calculs prenant en compte uniquement le retard lié à la porte logique, la porte logique et la propagation sur des interconnexions d'al isolées par SiO 2, et enfin la porte logique et des interconnexions Cu isolées par un "low k" (d'après [SIA97]). L'épaisseur des interconnexions considérée est égale à 0,8 µm et leur longueur à 43 µm Afin de gérer plus facilement le problème des interconnexions, les industriels de la microélectronique ont également tendance à augmenter le nombre de niveaux métalliques, qui peut atteindre actuellement 6 ou 7 (cf. Figure 27). Notons cependant que les solutions que nous venons d'évoquer ne font que repousser l'échéance pour laquelle les interconnexions constitueront un frein à l'augmentation de la rapidité des circuits intégrés. 12

13 (a) (b) 6 niveaux métalliques MOSFET Via Figure 27 : Images d'interconnexions métalliques de Cu dans des circuits intégrés Intel, vue en coupe(a) et vue de dessus (b) [Intel]. 4. Les NanoMOS 4.1. Problèmes spécifiques Nous avons vu dans la partie précédente que pour les nœuds inférieurs à 50 nm, toutes les grandeurs géométriques définissant l'architecture des composants élémentaires de la technologie CMOS s'approchent de la dizaine de nm voire moins. On peut donc parler désormais de "NanoMOS" puisque quelques atomes de plus ou de moins dans une, deux ou trois directions peuvent faire la différence. Ces NanoMOS, dont il existe désormais quelques exemples de réalisation dans les laboratoires de recherche publics ou industriels (cf. Figure 28), posent en effet des problèmes nouveaux liés aux petites dimensions, ou mettent en exergue des difficultés jusque-là surmontées ou dissimulées. (a) (b) Figure 28 : Vue en microscopie électronique à transmission de différents NanoMOS réalisés par le laboratoire LETI du CEA Grenoble (L G = 20 nm) [DEL00] (a) et par STMicroelectronics (L G = 16 nm) [BOEO1] (b). Outre les problèmes de lithographie dont ce chapitre n'est pas l'objet, la maîtrise de la croissance d'un isolant de grille utilisable dans les NanoMOS est l'un des principaux défis technologiques qu'il faudra relever avant de faire passer cette génération de composants au niveau industriel. Comme nous l'avons vu précédemment, la roadmap ITRS préconise en effet dans le cas de la silice SiO 2 des épaisseurs e ox de l'ordre que quelques couches atomiques de SiO 2, soit moins d'1 nm. Si la réalisation d'un MOSFET de longueur de grille L G égale à 30 nm et avec une épaisseur e ox de SiO 2 égale à 0,8 nm a déjà été rapportée (cf. Figure 29), des épaisseurs aussi faibles d'isolant posent de graves problèmes pour le fonctionnement de blocs CMOS. 13

14 Figure 29 : Vue en microscopie électronique à transmission à haute résolution d'un empilement polysilicium/sio 2 /Si avec une épaisseur e ox de SiO 2 égale à 0,8 nm [CHA00]. Les points sur l'image correspondent aux nuages électroniques d'atomes. La première difficulté liée à e ox réside tout simplement dans le contrôle à la couche atomique près d'un isolant de grille le plus uniforme possible sur toute la surface du canal, non seulement pour un transistor mais aussi, voire surtout, pour les dizaines à centaines de millions de transistors présents actuellement sur un circuit intégré (cf. Figure 2). Ce contrôle est en effet nécessaire : pour obtenir des caractéristiques électriques des transistors présents sur une puce raisonnablement homogènes, avec en particulier une faible dispersion des tensions de seuil V T, pour éviter l apparition de points faibles pour l'intégrité de l'oxyde localisés aux endroits où l épaisseur d'isolant est la plus mince, pour limiter l'effet néfaste de la rugosité d'oxyde sur la mobilité des porteurs dans le canal. Tous ces problèmes liées aux fluctuations technologiques de SiO 2 ne sont pas spécifiques aux couches ultra-minces, mais elles revêtent une importance croissante à mesure que l épaisseur moyenne e diminue. ox La faible épaisseur de SiO 2 rend également possible la pénétration dans l'isolant de grille, voire dans le substrat de Si, des dopants implantés dans le polysilicium de grille. Ce phénomène, dû à la diffusion des ions lors des recuits post-implantation, est particulièrement important dans le cas du bore, atome de faible taille, des grilles dopées P + des PMOS [BUC99]. Il peut avoir des conséquences extrêmement nuisibles pour la fiabilité de la couche d'oxyde et pour les caractéristiques électriques des transistors (mobilité, tension de seuil...). Enfin, une épaisseur nanométrique de SiO 2 rend possible le passage par effet tunnel direct de porteurs entre grille et canal. Le courant de grille du MOSFET devient alors non nul, ce qui constitue une modification fondamentale des caractéristiques électriques de ce type de dispositif. La Figure 30 présente les variations mesurées en fonction de la tension de grille de la densité de courant de grille J G dans deux capacités MOS d épaisseur d oxyde e ox égale à 2 et 1,4 nm [RAN96]. On peut constater que J G augmente d une à deux décades quand e ox diminue seulement d un facteur 1,4. Cette évolution exponentielle de J G en fonction de e ox est typique d un courant tunnel. Densité de courant J G (A/cm 2 ) e ox = 1,4 nm e ox = 2 nm 0 0,5 1 1,5 2 2,5 3 Tension V G (V) Figure 30 : Densité de courant de grille J G en fonction de la tension appliquée V G sur cette électrode pour deux capacités MOS d'épaisseur d'oxyde SiO 2 égale à 2 ou 1,2 nm [RAN96]. Le matériau de grille est du polysicilium dopé fortement N (dopage de cm -3 ) et les capacités sont réalisées sur un substrat Si de type N dopé à cm -3. Les barres représentent les fluctuations obtenues sur un grand nombre d'échantillons a priori identiques. 14

15 Le courant tunnel de grille peut avoir plusieurs conséquences néfastes sur le fonctionnement du MOSFET, ou plus généralement d'un bloc logique CMOS : il peut perturber le courant I on, puisque les électrons du canal peuvent "s'échapper" par la grille avant d'atteindre le drain, entraîner un accroissement du courant I off et donc de la puissance statique dissipée, ou encore induire par injection de charges une dégradation de l'oxyde de grille. Au cours des années 90, un groupe japonais a étudié en détail le fonctionnement de MOSFET de longueur de grille L G = 0,1 µm et d'épaisseur d'oxyde e ox = 1,5 nm (cf. [MOM98] et les travaux antérieurs de cette équipe cités en références bibliographiques de cet article). Leurs résultats montrent que, malgré une densité de courant tunnel de quelques A/cm 2, de tels dispositifs offrent d'excellentes performances tant en termes de rapidité que de consommation statique. Cela peut, d'une part, s'expliquer par un très bon facteur L G /e ox et, d'autre part, par le fait que si I on augmente quand L G diminue la réduction de la longueur de grille tend au contraire à faire décroître le courant tunnel I G puisque la surface traversée par J G est de plus en plus faible. Les propriétés de fiabilité de l'oxyde de grille semblent en outre meilleures d'après ces études quand l'épaisseur de cette couche est nanométrique : le champ de claquage de la couche d'oxyde augmenterait de 50% quand e ox est réduit de 5 à 1,5 nm. Cette amélioration est probablement à relier à la prédominance de l'effet tunnel "direct", par opposition aux autres formes d'effet tunnel tel que l'effet tunnel assisté par des pièges dans l'isolant, pour des épaisseurs d'oxyde inférieures à 2-3 nm et sous des tensions faibles (< 1,5 V). L'augmentation du courant de fuite de grille est non seulement liée à la réduction de l'épaisseur d'oxyde mais au moins autant aux inévitables fluctuations de cette épaisseur qui, mal contrôlées, peuvent donner lieu à des "points chauds" à travers lesquels la fuite tunnel est susceptible d'être très élevée. Ce phénomène est illustré par la Figure 31 qui présente le résultat de calculs de courant de grille prenant en compte des fluctuations aléatoires d'épaisseurs suivant une distribution gaussienne. Pour une épaisseur nominale de 1,5 nm et un écart type de fluctuations de 0,2 nm, on se rend compte que 80% passe à travers seulement 10% de la surface de l'oxyde (Figure 31a). Une telle non-uniformité, à rapprocher de la distance moyenne entre atomes dans Si (0,3 nm), augmente d'un facteur 8 le courant de fuite par rapport à un oxyde uniforme d'épaisseur nominale (Figure 31b). (a) J G (A/cm 2 ) (b) J G (Acm -2 ) y (nm) z (nm) σ (nm) eff Figure 31 : Illustration de l'influence de la non uniformité de l'oxyde de grille sur le courant tunnel [CAS00a]. En (a), cartographie de la densité de courant tunnel J G pour un écart type σ eff des fluctuations de l'épaisseur e ox égal à 0,18 nm et en (b) évolution de la densité totale J G en fonction de σ eff. Résultats issus de la simulation d'un transistor NMOS de longueur de grille L G = 70 nm, de largeur W = 200 nm et d'épaisseur d'oxyde moyenne e ox = 1,5 nm. Les fluctuations de e ox sont supposées obéir à une loi gaussienne. La polarisation du transistor est telle que V GS = V DD = 1 V et V DS = 0 V, état du transistor pour lequel le courant de grille est maximal. Les résultats encourageants obtenus pour des épaisseurs voisines de e ox = 1,5 nm, valeur pendant longtemps jugée comme irréaliste, illustrent la difficulté qu'il y a à définir une limite physique "infranchissable", d'autant plus qu'elle peut dépendre du type d'application visé. Actuellement on estime qu'une épaisseur e ox de l'ordre de 1 nm peut être envisagée avec une limite acceptable pour le courant de fuite de 1 à 10 A/cm 2 pour les technologies de "haute performance" [WIL01]. Mais des courants de fuites beaucoup plus faibles sont nécessaires pour les applications "faible consommation". Les résultats reportés sur la Figure 30 et la Figure 31 montrent bien qu'il y a là un réel défi. Pour le relever, il apparaît nécessaire, à l'échéance de , de remplacer l'oxyde de grille par des isolants plus efficaces en termes électrostatiques, soit des isolants de haute permittivité diélectrique relative ε r ou par anglicisme "high k". On pourrait alors en augmenter l'épaisseur physique afin de réduire le courant tunnel sans perdre en efficacité de contrôle du canal par la grille. Parmi les high k les plus prometteurs, citons ZrO 2 et HfO 2, avec une permittivité relative de l'ordre de 25 dans les deux cas (au lieu de 3,8 dans SiO 2 ). Malgré les recherches intenses qui sont menées actuellement [WIL01,OSB02,HIR03], le diélectrique qui pourra remplacer SiO 2 est encore loin d'être identifié. Une des difficultés majeures est d'obtenir une bonne qualité d'interface isolant/si qui ne dégrade pas les propriétés de transport. En outre se posent des problèmes technologiques (stabilité thermodynamique sur Si, morphologie du film, compatibilité 15

16 avec le matériau de grille et avec un procédé CMOS en général, fiabilité...) et électriques car la barrière de potentiel à l'interface high k/si est parfois plus faible que celle existant entre SiO 2 et Si, ce qui est préjudiciable pour l'effet tunnel. Avant de passer à de véritables high k, l'utilisation de nitrures (ε r = 7,9) et d'oxynitrures est envisagée à court terme [OSB02]. Ces diélectriques permettent de plus de limiter la diffusion du bore. Une autre sérieuse difficulté pour la mise au point de dispositifs NanoMOS répondant aux spécifications réside dans la réalisation des différents dopages (canal et caissons) nécessaires pour contrer les effets de canal court. Dans le canal, il faut parvenir à des profils fortement rétrogrades, avec un faible dopage de surface et un dopage enterré toujours plus élevé pour maîtriser les phénomènes de percement. Il faut également obtenir un profil fortement bidimensionnel (halo ou "super halo") tel qu'illustré en Figure 32, très difficile à réaliser de façon reproductible [FEP01]. De plus avec la réduction des dimensions des zones actives, le nombre (quelques dizaines au plus) et la répartition des dopants deviennent très difficile à contrôler alors même que ces paramètres ont un rôle déterminant dans le réglage des caractéristiques électriques (tensions de seuil) et les performances des transistors. Leurs fluctuations d'un transistor à l'autre peuvent rendre très problématique le fonctionnement d'un circuit [ASE98]. La seule solution raisonnable à ce problème consiste probablement à imaginer des architectures de transistors à canal non dopés, c'est-à-dire où l'on n'utilise pas le dopage pour caler les caractéristiques électriques et contrer les effets de canal court. Nous y reviendrons dans le paragraphe 4.2. Figure 32 : Architecture de NanoMOS proposée par IBM avec dopage de canal du type "super halo" [TAU98b]. Les lignes en trait continu représente les limites des différentes zones de dopage, N pour les sources et drain, P pour le canal, et les lignes en tirets aux courbes de même potentiel électrique ψ obtenues par simulation. Un problème similaire se pose pour la réalisation des dopages des caissons source et drain. Comme on l'a vu dans les parties 3.3 et 3.4, il s'agit en effet d'obtenir des jonctions très peu profondes, toujours pour limiter les effets de canal court, mais également très dopées (et donc très abruptes) pour que la résistance de contact reste toujours faible devant la résistance du canal, qui tend, elle, à diminuer avec la réduction des dimensions du transistor. A cet égard, la Figure 33 montre bien les limites des techniques classiques de dopage (implantation et recuits) pour concilier ces objectifs. Une alternative de plus en plus envisagée repose sur l'utilisation de traitements laser, soit par traitement thermique laser post-implantation LTP (Laser Thermal Processing), soit par GILD (Gas Immersion Laser Doping), procédé récemment développé et consistant essentiellement à incorporer dans Si les atomes de dopant contenus dans un gaz (BCl 3...) grâce à une impulsion laser rendant amorphe la surface du semiconducteur [KER02,KER04]. Les techniques LTP et GILD permettent effectivement d'obtenir des fortes concentrations de dopage sur de faibles épaisseurs (moins de 20 nm) avec des profils très abrupts comme l'illustre la Figure 34. Elles conduisent également à une faible pénétration des dopants sous l'oxyde, c'est-à-dire à un meilleur contrôle de la longueur effective de grille. Les récents progrès obtenus sur les technologies des lasers excimères (en termes d'énergie, de surface et d'uniformité du faisceau) permettent d'envisager le traitement de grandes surfaces et donc l'utilisation de ces techniques dans une chaîne de production. 16

17 1200 Résistance superficielle (Ohm/sq.) nm 45 nm 70 nm Epitaxie en Phase Solide 65 nm 100 nm Prévision des Recuit Flash traitements laser 130 nm Traitement laser recuit laser ou GILD (démontré) Recuit thermique Epaisseur de la jonction (nm) Figure 33 : Positionnement des différentes techniques d'obtention de jonctions ultra-fines vis-à-vis des objectifs de la roadmap ITRS (nœuds technologiques 130, 100,... et 22 nm), illustré par les performances obtenues en termes de profondeur de jonction (X j ) et de résistance superficielle des couches dopées (qui conditionne la valeur de la résistance d'accès R acc au canal dans un MOSFET) [KER04]. Figure 34 : Profils SIMS (Secondary Ion Mass Spectroscopy) d'échantillons dopés au Bore obtenus après 10, 50 et 200 séquences d'une injection de gaz suivie d'une impulsion laser (procédé GILD). Les pointillés indiquent la solubilité limite du bore à l'équilibre thermique, valeur maximale que l'on peut atteindre avec les méthodes de dopage utilisées jusqu'à présent [KER02]. Comme on l'a vu déjà dans le cas de l'isolant de grille avec le courant tunnel, la réduction des dimensions à des valeurs nanométriques induit l'émergence d'effets liés à la mécanique quantique qui tendent à modifier les caractéristiques électriques des MOSFET. Avec l'augmentation du dopage de canal dans les technologies CMOS conventionnelles, le puits de potentiel de confinement dans lequel se forme la couche d'inversion (cf. Encart 1) devient de plus en plus étroit. Il s'ensuit une importance croissante du phénomène de quantification des niveaux d'énergie, avec en particulier un écart entre niveaux plus grand, comme l'illustre la Figure 35a. Ce phénomène doit être pris en compte pour le dimensionnement des NanoMOS. En effet, en raison des conditions aux limites imposées aux fonctions d'onde à l'interface SiO 2 /Si, le maximum de densité de porteurs se trouve décalé d'environ 1 nm de la limite avec l'oxyde dans le semiconducteur (Figure 35b), distance comparable à l'épaisseur e ox. Si, de plus, on considère la déplétion de surface de la couche de polysilicium formant la grille (également illustrée en Figure 35b), on obtient une capacité effective de grille sensiblement inférieure à la capacité théorique qui ne prend pas ces effets en compte. Globalement, le fait de négliger les phénomènes de quantification conduit à une sous-estimation de la tension seuil V T (décalage typique de l'ordre de 0,1 V) et à une surestimation de l'efficacité de commande par la grille [CAS01]. Par ailleurs, le phénomène de 17

18 déplétion du polysilicium de grille pourrait être contré par l'utilisation de grilles purement métalliques, ce qui aurait de plus pour effet d'améliorer les performances en fréquence des transistors MOS du fait d'une plus faible résistance de grille. (a) (b) C effectif C supposée Figure 35 : Niveaux d'énergie dans la couche d'inversion d'une structure MOS pour deux niveaux de dopage de substrat (N A = cm -3 et cm -3 ) (a) [MON02] et profil de concentration dans une capacité MOS calculé en incluant (trait plein) ou non (tirets) les effets de confinement quantique ; le dopage N du polysilicium est de cm -3 et le dopage P du silicium est de cm -3 ; la tension de grille est de 0,3 V (b) [CAS01]. Enfin, le développement de technologies d'interconnexions adaptées au NanoMOS est probablement une des tâches les plus ardues à relativement court terme. D'après la roadmap ITRS 2001, les longueurs totales d'interconnexions sur une puce doivent être de 5 km/cm 2 en 2002, de 9 km/cm 2 en 2005 et de 11 km/cm 2 en Pour ces dernières échéances, les solutions industrielles sont connues mais non encore optimisées. En revanche, pour atteindre 16 km/cm 2 en 2010 et 22 km/cm 2 en 2013, les solutions industrielles ne sont pas connues et restent à développer si l'on veut poursuivre l'augmentation des fréquences de fonctionnement des circuits (voir paragraphe 3.5). Le développement et l'intégration de matériaux low k à permittivité diélectrique de plus en plus faible [MAE03] pourraient ne pas suffire et l'on envisage de remplacer les connexions métalliques par des liaisons électromagnétiques ou optiques beaucoup plus rapides, au moins pour la transmission entre blocs et la distribution du signal d'horloge. Dans les deux cas un travail conceptuel et technologique important est nécessaire pour en démontrer la viabilité à large échelle tout en assurant une compatibilité avec les technologies "front end" employées au niveau transistor [LAV00] Architectures alternatives au MOSFET conventionnel L'architecture conventionnelle de MOSFET, telle que schématisée sur la Figure 1, atteint donc ses limites quand la longueur de grille devient inférieure à 50 nm, malgré toutes les lois de mise à l'échelle et les "astuces" de dopage canal (canal rétrograde, poches, halos) que nous avons résumées dans la partie 3.3. Pour réaliser des NanoMOS permettant de dépasser ces limites, il convient d'envisager de nouvelles architectures de transistors. Le premier concept de nouvelle architecture est issu des techniques "d'ingénierie de bande interdite" développées dans le cadre des composants rapides à base de semiconducteurs III-V comme l'arséniure de gallium GaAs. L'ingénierie de bande interdite consiste à associer dans un même dispositif des semiconducteurs de largeurs différentes de bande interdite en énergie E G. La différence de valeurs de E G se traduit par des discontinuités dans la bande de conduction et/ou la bande de valence à l'interface de ces hétérostructures, discontinuités qui soit permettent de gérer plus facilement des compromis de dimensionnement dans le cas des transistors bipolaires à hétérojonctions [MOU03], soit de réaliser des transistors à effet de champ à haute mobilité électronique HEMT (High Electron Mobility Transistor) utilisés dans les blocs à très hautes fréquences des systèmes de télécommunications (cf. Encart 4). Encart 4 : Transistors HEMT dans la filière III-V. La Figure 36 présente une architecture de transistor HEMT à base de semiconducteurs III-V. Elle repose sur l'utilisation d'une double hétérostructure InAlAs/InGaAs commandée par une électrode de grille de type Schottky et réalisée sur un substrat InP semi isolant. 18

19 Source Grille Drain N + Cap Espaceur Canal InAlAs InAlAs InGaAs N + n.i.d. n.i.d nm 1-2 nm 2-3 nm 6-12 nm Couche tampon Région active InAlAs n.i.d. Substrat semi-isolant InP Figure 36 : Architecture de transistor HEMT à doubles hétérojonctions InAlAs/InGaAs sur substrat InP. "n.i.d." signifie non intentionnellement dopé. La couche supérieure d'inalas, à large bande interdite, est fortement dopée N sur une épaisseur d'1 à 2 nm, on parle de "δ-dopage". Cette région est complètement désertée en porteurs libres sous l'influence de la grille Schottky et il se produit un transfert de porteurs vers la couche d'ingaas, le semiconducteur à faible bande interdite de l'hétérostructure. Suivant la valeur du potentiel de grille appliqué, on accumule ainsi une quantité plus ou moins importante d'électrons dans un puits de confinement formé à l'hétéro-interface. On module donc la conduction du canal par effet de champ comme dans un MOSFET. La couche d'inalas séparant le δ-dopage du canal est non intentionnellement dopée (n.i.d.), comme celle d'ingaas. Cet "espaceur" permet d'éloigner les impuretés ionisées du canal de conduction. L'interface entre les deux semiconducteurs est en général de très bonne qualité. Enfin, la mobilité dans InGaAs est intrinsèquement 10 fois plus importante que dans le Si. Tous ces éléments font que la mobilité des porteurs dans le canal est bien plus grande dans les HEMT que dans les MOSFET Si (cf. Encart 1). Les HEMT ne sont cependant utilisés que pour des applications à très haute fréquence et ne requérant pas une forte densité d'intégration, du fait du coût plus important des matériaux de base et des difficultés posées par les étapes technologiques. Le développement des dispositifs des filières III-V a en outre été freiné par l'impossibilité de réaliser des isolants fiables, et donc des architectures de type MOSFET, sur ce type de semiconducteurs. Fin Encart 4. Dans la filière Si, il est possible de développer une ingénierie de bande interdite grâce à l'utilisation des alliages IV-IV. En remplaçant par exemple une fraction x des atomes de Si d'un édifice monocristallin par des atomes de Ge on obtient un semiconducteur de type Si 1-x Ge x de bande interdite plus faible que celle du Si, mais à maille cristalline plus grande. La croissance d'une couche de SiGe sur Si induit donc des contraintes mécaniques en compression dans l'alliage SiGe. Inversement, une couche de Si réalisée sur "pseudo-substrat" SiGe est contrainte en tension. Les hétérostructures obtenues donnent lieu à des discontinuités de la bande de conduction et/ou de la bande de valence qui peuvent être mises à profit pour confiner des électrons ou des trous [GAL00]. D'une manière générale, la déformation de la structure de bandes électroniques liée à une contrainte en compression (SiGe sur Si ou, mieux encore, Ge sur SiGe) tend à améliorer les propriétés de transport des trous, alors qu'une contrainte en tension (Si sur SiGe) favorise aussi bien le transport des trous que des électrons. Les hétérostructures Si/SiGe ont déjà trouvé un débouché industriel avec l'utilisation de transistors bipolaires à hétérojonctions [MOU03] dans des circuits intégrés BiCMOS dédiés aux télécommunications comme des récepteurs GPS (Global Positioning System) [MEY00]. De façon plus prospective, des HEMT à base d'hétérostructures SiGe/Si/SiGe, donc compatibles avec la technologie CMOS, sont étudiés depuis quelques années. De très bonnes performances à hautes fréquences ont été récemment rapportées dans le cas de dispositifs de longueur de grille égale à 100 nm [ANI03]. Outre les avantages pour le transport liés à l'architecture HEMT (canal non dopé et bonne interface, cf. Encart 4), ces résultats s'expliquent par la forte mobilité des électrons dans le canal Si contraint en tension entre deux couches de SiGe, environ deux fois plus élevée que dans Si massif [DOS97], comme illustré par la Figure 37. De même, la contrainte en compression améliore les propriétés de transport des trous confinés dans une couche de SiGe prise en sandwich entre deux couches de Si. 19

20 Vitesse des électrons (10 7 cm/s) 1 0,8 0,6 0,4 SiGe/Si/SiGe Si 0, Champ électrique (kv/cm) Figure 37 : Evolution de la vitesse des électrons en fonction du champ électrique dans un régime de transport stationnaire à température ambiante. Cas de porteurs présents dans le volume de Si ou dans une couche de Si prise en sandwich entre deux couches de SiGe. La mobilité est donnée par la pente à l'origine de la caractéristique vitesse-champ. Dans le cas de la technologie CMOS, on cherche à exploiter l'apport bénéfique de la contrainte sur la mobilité pour augmenter le courant I on. L'accroissement de la mobilité des trous dans un PMOS est de plus particulièrement intéressant pour la densité d'intégration (cf. Encart 1). Les transistors NMOS et PMOS pourraient alors être respectivement basés sur des doubles hétérostructures SiGe/Si/SiGe et Si/SiGe/Si à canal contraint enterré. Cette configuration constitue également une solution pour réduire le courant de fuite de grille par effet tunnel [CAS00b]. Une simple hétérostructure Si/SiGe peut également être envisagée pour réaliser le NMOS et le PMOS avec le même empilement de couches dans une architecture à canal de surface. Des résultats prometteurs sur l'augmentation de la mobilité et de I on ont déjà été publiés, tant dans le cas des NMOS [JUR99] que des PMOS [COL03]. Néanmoins, la nécessité de faire croître sur le substrat de Si un pseudo-substrat SiGe de quelques microns d'épaisseur rend l'intégration de ces dispositifs difficile. De plus, la réalisation d'un oxyde sur SiGe, nécessaire pour le NMOS à canal enterré, n'est pas encore parfaitement maîtrisée. D'autres possibilités sont envisagées pour éviter l'utilisation d'un pseudo-substrat SiGe épais. Il est par exemple possible de reporter une couche mince de SiGe sur un substrat oxydé pour ensuite réaliser une couche Si en tension. On peut également incorporer du carbone dans le silicium pour réaliser un film contraint du type Si 1-y C y ou Si 1-x-y Ge x C y (avec y de l'ordre de 1 à 2%) sur substrat Si, ce qui pourrait constituer une alternative pour l'élaboration du NMOS. Néanmoins, l'incorporation de C dans Si ou SiGe est difficile [CAL03] et l'amélioration espérée de la mobilité dans de telles couches carbonées n'a pas encore été clairement démontrée [OST97]. Si l'utilisation des contraintes mécaniques semble devenir aujourd'hui un enjeu important dans les NanoMOS pour dépasser les limitations des structures conventionnelles en terme de transport [THO02], elle ne résout pas vraiment les difficultés que nous avons évoquées précédemment pour la limitation des effets de canal court dans des dispositifs d'aussi faibles dimensions. La réduction de l'épaisseur de l'isolant de grille atteignant ses limites et l'ingénierie de dopage canal devenant une solution irréaliste, il faut envisager une modification importante de l'architecture des MOSFET pour l'horizon La très nette amélioration de la technologie SOI (Silicon On Insulator) en qualité et en coût la rend très intéressante dans cette perspective [ALL01], et ce d'autant plus qu'elle reste compatible avec les technologies CMOS actuelles ou même à hétérostructures Si/SiGe [CHE01]. Comme illustré par la Figure 38, la technologie SOI consiste à réaliser des transistors sur une fine couche de Si, dont l'épaisseur peut être de quelques dizaines de nm voire moins, séparée du substrat par une couche de SiO 2 enterrée ("buried oxide" en langue anglaise, ou "BOX" en abrégé). L'avantage de cette architecture pour la limitation du courant de fuite volumique par le substrat (voir le phénomène de percement en volume dans la partie 3.2) semble évident. Si le film de Si est de plus peu, voire pas, dopé, il peut être entièrement déserté en porteurs libres à tension de grille appliquée nulle, ce qui est également avantageux vis-à-vis du courant de percement en surface. Dans une telle architecture, la tension drain peut cependant induire des effets de canal court conséquents par influence électrostatique à travers l'oxyde enterré, surtout quand l'épaisseur de BOX est importante. Le contrôle de la grille sur le film de Si, et en particulier à l'interface avec l'oxyde enterré, reste donc à améliorer. 20