Conception de circuits numériques et architecture des ordinateurs

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1 Conception de circuits numériques et architecture des ordinateurs Frédéric Pétrot Année universitaire

2 Structure du cours C1 C2 C3 C4 C5 C6 C7 C8 C9 C1 C11 Codage des nombres en base 2, logique booléenne, portes logiques, circuits combinatoires Circuits séquentiels Construction circuits complexes Micro-architecture et fonctionnement des mémoires Machines à état Synthèse de circuits PC/PO Optimisation de circuits PC/PO Interprétation d'instructions Interprétation d'instructions Interprétation d'instructions Introduction aux caches 2 / 15

3 Plan Plan détaillé du cours d'aujourd'hui 1 Introduction aux caches Machine Quelques chires 2 Caches 3 / 15

4 Introduction aux caches Plan 1 Introduction aux caches Machine Quelques chires 2 Caches 4 / 15

5 Introduction aux caches Machine Structure d'une machine CPU (circuit intégré) Banc de registres ALU Bus mémoire Mémoire centrale Interface Bus système Pont E/S Controleur mémoire Controleur USB Carte graphique Bus périphérique Controleur de disque Extensions (réseau, son,...) Souris Clavier Moniteur Disque 5 / 15

6 Introduction aux caches Machine Structure d'une machine Accès mémoire centrale Processeur émet requête activant : Interface processeur bus système pont bus mémoire contrôleur mémoire mémoire Purement électronique, symétrique Processeur en attente du résultat Accès disque Processeur émet (commande, numéro de secteur, adresse) : Interface E/S bus système pont bus périphérique contrôleur de disque Contrôleur disque disque bus périphérique pont bus mémoire contrôleur mémoire mémoire (DMA) Contrôleur disque processeur (interruption). Électronique et mécanique Transfert asymétrique Processeur en attente ou passe à une autre tâche 6 / 15

7 Introduction aux caches Quelques chires À propos du stockage des données Évolution de la taille et du temps d'accès Mémoire statique Metrique $/MB 19,2 2, T acc (ns) Mémoire dynamique Metrique $/MB 8, , T acc (ns) Taille typ.(mb) , 8, 125, Disque Metrique $/MB ,6, T acc (ms) Taille typ.(mb) , 2, 16, 1,5, 1,5, 7 / 15

8 Introduction aux caches Quelques chires À propos de la fréquence des CPU INTEL :198 CPU Pentium P-III P-4 Core 2 Core i7 MHz T cycle (ns) C urs T eff (ns) , Tendance similaire chez les autres constructeurs 8 / 15

9 Introduction aux caches Quelques chires Tendance Écart grandissant entre temps cycle CPU et temps accès mémoire 1,,. Disk 1,,. 1,,. 1,. SSD ns 1,. 1,. 1. DRAM Disk seek time Flash SSD access time DRAM access time SRAM access time CPU cycle time Effective CPU cycle time CPU Année 9 / 15

10 Caches Plan 1 Introduction aux caches Machine Quelques chires 2 Caches 1 / 15

11 Caches Principe de la hiérarchie mémoire Constat Larges espaces de stockage lents et lointains Petits espaces de stockage proches et rapides Idée Copier les zones utiles de la grosse mémoire dans la petite Et le faire automatiquement sans intervention du programme Problème Collisions! Comment faire tenir des données d'adresses très variées dans le cache? 11 / 15

12 Caches Pourquoi cela marche-t-il? Repose sur une propriété fondamentale des programmes : la localité Principe de localité Les programmes tendent à utiliser des instructions et des données dont les adresses sont identiques ou proches de celles qu'ils ont utilisé récemment Localité temporelle Des variables accédées récemment ont de fortes chances d'être accédées de nouveau dans le futur proche Localité spatiale Des variables qui ont des adresses proches ont de fortes chances d'être accédés à des temps proches 12 / 15

13 Caches Utilisation de la localité Spatiale et temporelle Lecture d'un mot 1 recopie le mot et ses n voisins (une ligne) de la mémoire centrale dans le cache s'il n'y est pas 2 retourne le mot qui est dans le cache numéro de ligne CPU Cache t nn l ff s mm k ee r ll j dd q kk i cc CPU Que se passe-t-il? t nn l ff s mm k ee r ll j dd q kk i cc adresse ligne déplacement 4 8 C C C Mémoire d c b h g f l k j p o n t s r x w v bb aa z ff ee dd jj ii hh nn mm ll rr qq pp ww uu tt a e i m q u y cc gg kk oo ss 4 8 C C C d c b h g f l k j p o n t s r x w v bb aa z ff ee dd jj ii hh nn mm ll rr qq pp ww uu tt a e i m q u y cc gg kk oo ss 4 8 C C C d c b h g f l k j p o n t s r x w v bb aa z ff ee dd jj ii hh nn mm ll rr qq pp ww uu tt a e i m q u y cc gg kk oo ss 13 / 15

14 Caches Architecture d'un cache à correspondance directe Principe Structure : l = 2 n lignes de m = 2 p mots on ignore les octets dans le mot : les adresses considérés nissent par adresse d'une ligne en mémoire : alignée sur la taille de la ligne, i.e. multiple de m 4 numéro de ligne de cache index dans le cache d'une donnée placée en am : index = am n+p+1..p+1 adresse offset de la donnée dans la ligne : offset = am p+1..2 comment diérencier les diérentes lignes? nécessaire de conserver am 31..n+p+2 pour comparaison 14 / 15

15 Caches Architecture d'un cache à correspondance directe ADDR[31:] tag index offset 31 n+p+2 n+p+1 p+2p DOUT[31:] DIN[31:] SDx SD WEDx WED ADDR[m-1:] OE WE CE DATA[u-2:v] == DATA[u-1] HIT DATA[v-1:] 15 / 15