Architecture des ordinateurs

Transcription

1 des ordinateurs CentraleSupélec

2 Cours les mémoires et la mémoire cache les périphériques : quoi? canal d échange, protocole d échange, prise en compte par interruption TP BE : Interruptions : écoute passive des périphériques TL : ordonnanceur : exécuter plusieurs programmes en parallèle avec un chemin de données

3 La mémoire

4 Caractéristique des mémoires Caractéristiques Mode d accès : aléatoire (RAM), séquentiel (disque dur), associatif (cache) Capacité d écriture : ROM (en lecture seule), ROM (en lecture et écriture) volatilité : maintien des informations en l absence de courant? (ROM : forcément non volatile, RAM : ça dépend; SDRAM : volatile ; NVRAM : non volatile ou RAM + pile : CMOS)

5 Les mémoires mortes Non volatiles, en lecture seule ( ) ROM : Read Only Memory (programmée à la fabrication) PROM : Programmable Read Only Memory (fusibles; programmable une fois) EPROM : Erasable Programmable Read Only Memory (Ultraviolet) EEPROM : Electrically Programmable Read Only Memory (e.g. pour contenir le BIOS : Basic Input Output System; les paramètres sont mémorisés avec une RAM volatile + batterie)

6 Les mémoires en lecture/écriture Volatiles, accès aléatoire Registres : bascules D maître/esclave Static RAM (SRAM) Dynamic RAM (DRAM) Non-Volatiles accès séquentiel : Disques durs magnétiques accès aléatoire : disques durs SSD, mémoire flash, nvsram,..

7 Les mémoires vives Registres Registre n bits Registre n bits n D n Q E Clear n D D Q Q D Q Q D Q Q Q n D clk Verrou 1: maître D Q E Q Verrou 2 : esclave D Q E Q Q Q Capacité : bits Temps d accès : 1 ps (10 12 s) Volatile

8 Les mémoires vives Static Random Access Memory (SRAM) word line Q Q bitline bitline amplificateur Capacité : 10 Ko - 10 Mo Temps d accès : 1ns Volatile

9 Les mémoires vives Dynamic random access memory (DRAM) word line V c C bitline Capacité : 10 Go Temps d accès : 80 ns (réécriture toutes les ms) Volatile

10 Les mémoires de masse Disque dur magnétique Têtes de lecture 1 1 Capacité : 1 To Temps d accès : 10 ms Non volatile

11 Synthèse des mémoires vives et de masse Compromis? Type Capacité Latence Coût (au Gi-octet) Registre 100 bits 20 ps très cher SRAM 10 Ko - 10 Mo 1-10 ns 1000 e DRAM 10 Go 80 ns 10 e Flash 100 Go 100 µs 1 e Disque dur Magn 1 To 10 ms 0.1 e Une mémoire rapide et de grosse capacité??

12 Principe de localité La clé Les principes de localité Adresse mémoire Localité temporelle Données Pile Localité spatiale Programme localité spatiale : les accès futures en RAM se feront à des addresses proches des accès courants localité temporelle : une donnée accédée récemment sera certainement réutilisée prochainement Temps

13 Principe de localité Comment exploiter les principes de localité? On combine : 1 une petite mémoire rapide avec 2 une grosse mémoire lente Localité temporelle : on charge en mémoire rapide une donnée à laquelle on accède Localité spatiale : on charge aussi les voisines Politique de remplacement? Dépends de la réalisation...

14 Principe de localité Comment exploiter les principes de localité? Solution 1) A la charge du programmeur Processeur Pas très pratique ns 80 ns Cache (L1, L2,..) SRAM Mémoire principale DRAM

15 Principe de localité Comment exploiter les principes de localité? Solution 2) Hierarchie de mémoires Processeur Performances du cache Cache (L1, L2,..) Mémoire principale SRAM DRAM 10 ns 80 ns Cache hit : la donnée est dans le cache accès rapide Cache miss : la donnée n est pas dans le cache accès lent hits hits+misses misses hits+misses Hit ratio : Miss Ratio : Temps moyen d accès mémoire T m HR.t cache + MR.t mem Pour HR = 90% : T m = 17ns.

16 Réalisation matérielle Principe de fonctionnement d un cache Principe A partir d une petite information (clé), on retrouve le reste (valeur). Analogie : annuaire téléphone En pratique L adresse demandée est divisée en plusieurs parties dont une sert de clé. Tableau associatif : Cache[clé] = {adr, valeur,...} Si la donnée est présente en cache : valide et accès rapide Sinon il faut récupérer la donnée et la placer dans le cache.

17 Réalisation matérielle Réalisations matérielles d un cache Cache à correspondance directe Adresse mémoire sur 16 bits Tag }} Index { }} { { { Adresse demandée 001 E Index (4 bits) E F Valid Tag (12 bits) Data 0 0x010 0x x004 0x x4C0 0x x001 0x xFFF 0x0010 lignes de cache =? Hit RAM[Adr] Cache[Adr 3 Adr 2 Adr 1 Adr 0 ] pourquoi les bits de poids faibles comme index?

18 Réalisation matérielle Réalisations matérielles d un cache Cache à correspondance directe par bloc Adresse mémoire sur 16 bits Tag }} Index {}}{ { { Offset {}}{ 00 Adresse demandée 001 E Index : 11 Index (2 bits) Valid Tag (12 bits) Data 0 0x010 0x x x4C0 1 0x001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0002 0x0003 0x0004 lignes de cache Offset : 10 0x0003 =? Hit Un bloc : 2 offset mots; Toutes les adresses de même Index ciblent la même ligne.

19 Réalisation matérielle Réalisations matérielles d un cache Cache associatif Adresse demandée 001 E Adresse mémoire sur 16 bits Tag 0x034 0xF01 0x4C0 0x001 =? =? =? =? Hit Offset : 0xE Valid Tag Offset { }} { { }} { Data (16 mots) 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0002 0x0001 0x0001 0x0001 0x0001 0x0001 0x0001 0x0003 0x0004 0x0003 Une donnée peut occuper n importe quelle ligne de cache. Lourd matériellement.

20 Réalisation matérielle Réalisations matérielles d un cache Cache associatif à n entrées Adresse mémoire sur 16 bits Tag }} Index { }} { { { Adresse demandée 001 E Index (4 bits) E F Valid Tag (12 bits) Data 1 0x010 0x x014 0x x4C0 0x x001 0xF xFFF 0x0001 Valid Tag (12 bits) Data x119 0x008 0x4D0 0x0001 0x0010 0x x005 0x19CB 0 0xFE9 0x0010 Valid Tag (12 bits) Data xF93 0x004 0xD61 0x0001 0xF010 0x x291 0x x01F 0x0020 hit =? =? =? Indexable comme les caches directs, cache[index] étant associatif

21 Cohérence mémoire Cohérence cache/mémoire centrale Processeur Problème Cache (L1, L2,..) Mémoire principale SRAM DRAM 10 ns 80 ns Une donnée d une même adresse peut être à la fois en cache et en mémoire centrale. Politiques d écriture Write through : propagation immédiate d une modification vers la mémoire principale Write back : écriture différée; écriture au remplacement (dirty bit)

22 Les périphériques d entrée/sortie

23 Aperçu Les périphériques

24 Aperçu Structure d un périphérique Au périphérique est associé un contrôleur (e.g. contrôleur disque) qui possède : des registres des mémoires des machines à état... Le périphérique est couplé aux bus d adresses, données, contrôle.

25 Bus Interconnexion des périphériques et du chemin de données P1 CPU P2 P3 CPU P1 P3 Bus P2

26 Bus Interconnexion des périphériques et du chemin de données Microprocesseur e c c c Écran Clavier RAM Bus MicroPC Mux CodeMCount MuxSel D Adr INTA ClearIF SetIF ReadINTAdr CodeMCount D UAL D ReadMem SetMem SetRADM ReadPC SetPC ReadA SetA ReadB SetB SetSP ReadSP E0 Microcode INT E8 Microcode RTI EC Bus données Bus B INTRIF Bus A Bus adresses ReadMem ReadINTAdr ReadA ReadB ReadPC ReadSP RADM INTAdr A B PC SP A SetIF D IF 0x0000 0x0002 0x0000 0x0000 0x0000 0x0000 Q clk UAL Enable SetMem SetRADM SetA SetB SetPC SetSP SetIFClearIF B Z C V S Bus S Bus externes Bus internes

27 Bus Interconnexion des périphériques et du chemin de données RAM Carte graphique PCI express AGP Processeur Bus système (frontside) Northbridge bus PCI Southbridge bus ISA Mémoire cache Disque dur SCSI Carte réseau Ports USB Disque dur IDE Les bus Bus Largeur (bits) Clk (MHz) Débit (Mo/s) Année ISA PCI AGP PCI-E 3 (x16) Bus parallèles (échange de mots, large mais court) / Bus série (bit à bit, e.g. USB)

28 Bus Comment contacter les entrées/sorties? Il faut pouvoir contacter les registres du contrôleur du périphérique. E/S mappées en mémoire comme pour un accès mémoire LDA, STA avec des adresses réservées, ciblant les périphériques Autre solution : pas de bus d adresse; placer dans le message un identifiant du destinataire.

29 Comment discuter sur le bus? Protocoles d échange : e.g. lecture mémoire Echange synchrone Horloge Adresses invalide valide Read Données invalide valide Fréquence d horloge : ajustée au périphérique le plus lent

30 Comment discuter sur le bus? Protocoles d échange : e.g. lecture mémoire Echange asynchrone : Master/Slave Adresses invalide valide Read MSyn requête de lecture données placées données récupérées module déconnecté Ssyn Données invalide valide Pas d horloge mais des signaux d état : handshaking Plus réactif mais plus compliqué à mettre en oeuvre.

31 Comment discuter sur le bus? Protocoles d échange : e.g. lecture mémoire Echange demi-synchrone Attente du processeur Horloge Adresses invalide valide Read Wait Données invalide valide Attente? e.g. Wait State : attente active

32 Comment discuter sur le bus? Et si on est plusieurs à vouloir parler? On sait : comment interconnecter un périphérique avec le chemin de données : bus comment réaliser un transfert synchrone/asynchrone mais on a : un bus plusieurs acteurs : mémoires, périphériques, CPU,... Nécessité d arbitrer, e.g. le premier dans un certain ordre. Et comment la demande d échange du périphérique est prise en charge?

33 Comment discuter sur le bus? Gestion des périphériques par interruption

34 Comment discuter sur le bus? Evènements synchrones Déroutements (trap, exception): événements synchrones avec l exécution d un programme, liés à une erreur : division par zéro, overflow, accès invalide à la mémoire : e.g. stack overflow Ex : Overflow Comment prendre en charge des débordements lors d opérations arithmétiques? 1 le programme teste, après chaque opération, le bit overflow (Status register) programme plus long en mémoire et à l exécution et plus compliqué à écrire 2 dérouter le fil d exécution si un débordement a lieu (à la JZA); pas de surcoût! Au regard d un programme, on peut prévoir quand un déroutement

35 Interruptions Evènements asynchrones Evènements asynchrones; e.g. appui sur un bouton, une touche de clavier, bourrage papier, lecture mémoire terminée,... Prise en charge par scrutation On interroge régulièrement le périphérique programmation explicite surcoût à l exécution Prise en charge par interruption Ecoute passive du périphérique : exécute un programme particulier que lorsque le périphérique lève une demande d interruption sollicite moins le processeur (e.g. lecture sur disque : données prêtes)

36 0x1000 0x3000 0x0010 0x1c00 0x2000 0x0001 0x000A 0x0000 0x0000 0x0000 0x0000 0x0000 [8:15] [0:7] Mux SetT ReadT ReadINTAdr SetIF CodeMCount UAL ReadSP Interruptions Modification du chemin de données On ajoute une ligne de requête d interruption (INTR) qu un périphérique peut mettre à l état haut. Registre IF pour y être sensible ou non c e c c MuxSel MicroPC 00 CodeMCount Adr D D E0 E4 E8 EC Microcode INT Microcode RTI D SetSP ReadSP ClearIF INTA ReadB SetA ReadA SetPC ReadPC SetRADM SetMem ReadMem Bus B INTR IF Bus A ReadMem ReadINTAdr ReadT ReadA ReadB ReadPC ReadSP Do Adr Di RADM INTAdr Temp A B PC 0x0000 0x0002 0x0000 0x0000 0x0000 0x0000 SP 0x0000 SetIF D IF Q clk Enable A UAL B Z C V S SetMem SetRADM SetT SetA SetB SetPC SetSP SetIF ClearIF Bus S

37 Interruptions Ecoute passive des demandes d interruption Avant le fetch/decode, on test si une demande d interruption est levée : sinon, on entre dans la phase de fetch/decode et exécution de l instruction si oui, on part en interruption CodeMCount Z INTR & IF S 1 S 0 Sémantique MicroPC := MicroPC MicroPC MicroPC := Instruction MicroPC := MicroPC+1 si S MicroPC si S = MicroPC si INTR&IF MicroPC := MicroPC+1 si INTR&IF

38 Interruptions Prise en charge de la demande d interruption Principe L interruption doit être gérée de manière transparente pour le programme interrompu sauvegarde du contexte d exécution (sur la pile) Nouvelles instructions INT (0xE000) : partir en interruption : 1 sauvegarde du contexte d exécution sur la pile 2 chargement de l adresse du programme d interruption RTI (0xE800): revenir d une interruption : 1 restauration du contexte d exécution du programme interrompu STI (0xD400) : démasque les interruptions : IF := 1 CLI (0xD000) : Masque les interruptions : IF := 0

39 Interruptions Comment savoir quel programme exécuter en cas d interruptions Vecteur d interruption : programme à exécuter en cas d interruption On stocke une table des vecteurs d interruption en début de mémoire : JMP init JMP introutine init:... ; le programme principal... introutine:... ; la routine d interruption... RTI ; le retour d interruption

40 Interruptions Chez nous : une seule interruption Nous ne prendrons ici en charge qu une interruption, l adresse de la routine d interruption est codée en dur, dans le registre INTAdr

41 Interruptions Résumons 1 le périphérique lève une requête d interruption INTR=1 2 le processeur détecte la requête 3 le processeur accuse réception 4 le processeur sauvegarde l état courant et se branche sur la routine d interruption (vecteur d interruption ou interrupt handler) 5 le processeur restaure l état

42 Interruptions L initialisation Attention La gestion de l interruption implique la pile!! Phase d initialisation (JMP init) minimale : 1 par défaut IF = 0 2 LDSPI... 3 STI

43 Coupleur 0x1000 0x1001 Coupleur <0x1000 D clear Q ReadMem Bus B Bus A 01 Mux [8:15] 10 [0:7] 11 MicroPC ReadA ReadB ReadPC RADM INTAdr Temp A B PC 0x0000 0x0002 0x0000 0x0000 0x0000 0x0000 SetMem SetRADM SetT SetA SetB SetPC 00 MuxSel INTR ReadT IF CodeMCount Adr c e c c D D E0 E4 E8 EC Microcode INT Microcode RTI SP 0x0000 SetSP ReadSP SetIF clk D SetIF Q Enable IF ClearIF UAL A D Bus S 32 S V C Z B SetT ReadT ReadINTAdr SetIF ClearIF INTA CodeMCount UAL SetSP ReadSP SetB ReadB SetA ReadA SetPC ReadPC SetRADM SetMem Interruptions Exemple jouet : En BE Bouton V + INTR RAM INTA SetMem ReadMem ADR D

44 Interruptions Plusieurs interruptions? On s est limité pour le moment à un seul périphérique. Prise en charge de plusieurs interruptions 1 Plusieurs lignes d interruptions 2 Centralisation et arbitrage des demandes d interruptions; Le vecteur d interruption est récupéré sur le bus de données

45 Interruptions Petits pas vers l OS : Ordonnanceur Problème Comment exécuter plusieurs programmes en même temps : 1 avec plusieurs chemins de données (architectures multi-coeurs) 2 avec un seul chemin de données partagé par deux programmes : en TL

46 Interruptions Initialisation

47 Interruptions Basculement de contexte

48 Interruptions Rétrospective et conclusion

49 Interruptions Cours 1 : Codons tout en binaire Codage/décodage valeur Maitre corbeau sur son.. Codage Décodage représentation 00100

50 a1 a0 s0 s1 s2 s3 X0 X1 X2 X3 s1 s0 Y X s1 Y0 Y1 Y2 Y3 U0 U1 U2 U N Z C V Interruptions Cours 2-3 : Transistors, Circuits logiques, séquenceur Couche physique Vcc p-mosfet Vin Vout n-mosfet GND Electronique analogique (ELAN), physique des semi-conducteurs Couche logique A B DEC MUX DEMUX UAL Adr ROM k n Do Capacitée : n 2 k bits s0 Systèmes logiques et électronique associée (SLEA) S

51 Interruptions Cours 4-5 : pile et programmation Pile et procédures Qui met quoi dans la pile? Qui enlève quoi dans la pile? Adresses Adresses Programme appelé Variables locales Programme appelé Variables locales CALL Adresse de retour (PC) RET Adresse de retour (PC) Arguments de la routine Programme appelant Place pour le résultat Sauvegarde éventuelle des registres Arguments de la routine Programme appelant Place pour le résultat Sauvegarde éventuelle des registres Programmation Fondement de l informatique et structures de données (FISDA)

52 Interruptions Cours 6 : mémoires caches Hierarchie de mémoire Adresse mémoire Localité temporelle Données Pile Localité spatiale Programme Processeur Temps Cache (L1, L2,..) Mémoire principale SRAM DRAM 10 ns 80 ns

53 Interruptions Cours 7 : périphériques et interruptions Microprocesseur e c c c Écran Clavier RAM Bus MicroPC Mux CodeMCount MuxSel D Adr INTA ClearIF SetIF ReadINTAdr CodeMCount D UAL D ReadMem SetMem SetRADM ReadPC SetPC ReadA SetA ReadB SetB SetSP ReadSP E0 Microcode INT E8 Microcode RTI EC Bus données Bus B INTRIF Bus A Bus adresses ReadMem ReadINTAdr ReadA ReadB ReadPC ReadSP RADM INTAdr A B PC SP A SetIF D IF 0x0000 0x0002 0x0000 0x0000 0x0000 0x0000 Q clk UAL Enable SetMem SetRADM SetA SetB SetPC SetSP SetIFClearIF B Z C V S Bus S Bus externes Bus internes

54 Interruptions Cours xx Systèmes d informations (SI) 1 Systèmes d exploitation : couche d abstraction supplémentaire systèmes de fichiers mémoire virtuelle ordonnanceur