COLLOQUE NATIONAL DU GDR SOC-SIP IEF Centre Scientifique d Orsay Bât 220 Mercredi 10 Juin Vendredi 12 juin 2009 PROGRAMME Mercredi 10 Juin 10h30-11h30 : Session Ouverture 10h30-10h40 : Ouverture par M. Renovell & J.O. Klein 10h40-10h50 : Bienvenue par l IEF 10h50-11h10 : Organisation du Colloque par J.O. Klein 11h10-11h30 : Activités du GDR par M. Renovell 11h30-13h00 : Session Poster P1 : Reconfigurable Responsables : B. Granado, G. Sassatelli 1.1 Reconfigurable MPSoCs for On-Demand Linfeng YE, Jean-Philippe DIGUET, Guy GOGNIAT (Lab-STICC) 1.2 Secure FPGA Designs using WDDL Shivam BHASIN, Tarik GRABA, Jean-Luc DANGER (Institut TELECOM) 1.3 A proposed Network Topology for System-on-Chip Samer DAMAJ, Thierry GOUBIER, Bernard POTTIER, Frederic BLANC (CEA, UBO, KALRAY) 1.4 Placement hors-ligne des tâches matérielles sur FPGA Belaid IKBEL, Fabrice MULLER, Maher BENJEMAA (LEAT) 1.5 Démarche pour la création de modèles transactionnels pour l évaluation de performances Anthony BARRETEAU, Sébastien LE NOURS, Olivier PASQUIER, Jean-Paul CALVEZ (IREENA) 1.6 Placement et ordonnancement des tâches matérielles sur des zones reconfigurables en utilisant le «Bees Algorithm» Bassem OUNI, Fabrice MULLER, Maher BEN JEMAA (LEAT) 1.7 IEEE 802.11 WIFI Partial Bitstreams Diffusion Jérémie CRENNE, Pierre BOMEL, Guy GOGNIAT, Jean-Philippe DIGUET (LabSTICC) 1.8 Interface Radio IR-UWB Reconfigurable pour les Réseaux de Microsystèmes Communicants. Aubin LECOINTRE, Daniela DRAGOMIRESCU, Robert PLANA (LAAS) 1.9 HW/SW MPSoC architecture exploration for a robotic vision application Thomas LEFEBVRE, François VERDIER (ETIS) 1.10 Reconfiguration dynamique d'un NoC intégré à une plate-forme radio-logicielle compatible SCA Gaël ABGRALL, Frédéric LE ROY, Jean-Philippe DIGUET, Guy GOGNIAT, Jean-Philippe DELAHAYE (ENSIETA, Lab-STICC, DGA) 1.11 Flot d'ordonnancement temps réel d'un ensemble de tâches pour architecture reconfigurable Antoine EICHE, Daniel CHILLET, Sébastien PILLEMENT, Olivier SENTIEYS (IRISA) 1.12 OLLAF : une architecture reconfigurable dynamiquement a grain fin pour le support d OS Samuel GARCIA, Bertrand GRANADO (ETIS)
1.13 Case study analysis of linear Chirp and multi-tones radar signals through simulations and measurement with HYCAM-Research test bench Julien LE KERNEC, Philippe DREUILLET, Gérard BOBILLOT, Juan-Carlos CASTELLI, Patrick GARDA, Olivier ROMAIN, Julien DENOULET (ONERA, LISIF) 1.14 Ordonnancement et placement en ligne de tâches sur FPGA Guy WASSI, Geoff LAWDAY, Amine BENKHELIFA, Francois VERDIER (Bucks New University, ETIS) 1.15 Reconfigurable Hardware for a Network of Self-organized Nodes Kevin CHENG, Camel TANOUGAST, Christophe BOBDA, Abbas DANDACHE (Potsdam University, LICM) 1.16 Conception d un FPGA à base de mémoire MRAM Yoann GUILLEMENET, Lionel TORRES (LIRMM) 1.17 Méthode d apprentissage neuronale on-chip pour les matrices de nano-composants Djaafar CHABI, Jacques-Olivier KLEIN, Yves LHUILLIER (IEF, CEA-LEM SACLAY) 1.18 Video Adaptation Acceleration in a Home Networking Context Willy AUBRY, 1.19 Architecture flexible pour la stéréovision embarquée Mehdi DAROUICH, Stéphane GUYETANT, Dominique LAVENIER (CEA, ENS) 1.20 Gestion de la mémoire pour la réutilisation de pixels dans les algorithmes d'estimation de mouvement Cécile PALUD, Olivier SENTIEYS, Emmanuel CASSEAU (IRISA) 1.21 Self-adaptability in Multi-processor Embedded Systems G.M. ALMEIDA, S. VARYANI, G. SASSATELLI, R. BUSSEUIL, P. BENOIT, L. TORRES, M. ROBERT (LIRMM) 13h00 14h30 : Repas 14h30-15h30 : Session Exposé E1 : Consommation et Energie Responsables : N. Julien et C. Belleudy 14h30 : "Challenges et Opportunités de réduction de l énergie dans les réseaux de capteurs sans fil" Olivier Sentieys 15h00 : "Vers des systèmes adaptatifs pour une optimisation de la puissance dissipée" Marc Belleville 15h30-17h00 : Session Poster P2 : 'Test & Tolérance', 'Systèmes Hétérogènes' 'Technologies Emergentes' Responsables : P. Girard, R. Leveugle, I. O Connor, P. Garda J.O. Klein, C. Maneux TEST & TOLERANCE 2.1 Sûreté de fonctionnement pour les implants médicaux Fanny LE FLOCH, Serge BERNARD, Fabien SOULIER, Guy CATHEBRAS (LIRMM) 2.2 Trade-off between Power Dissipation and Delay Fault Coverage For LOS and LOC Testing Schemes Fangmei WU, Luigi DILILLO, Patrick GIRARD, Serge PRAVOSSOUDOVITCH, Arnaud VIRAZEL, Alberto BOSIO, Xiao WEN (LIRMM, KYUSHU Institut of Technology) 2.3 SRAM Core-cell Quality Metrics Renan ALVES FONSECA, Luigi DILILLO, Alberto BOSIO, Patrick GIRARD, Serge PRAVOSSOUDOVITCH, Arnaud VIRAZEL, Nabil BADEREDDINE (LIRMM,INFINEON) 2.4 Design methodology of reliable stack processor core Mohsin AMIN, Camille DIOU, Fabrice MONTEIRO, Abbass RAMAZANI (LICM) 2.5 Une méthode pour insérer le scan au niveau RTL en une seule passe Lilia ZAOURAR, Yann KIEFFER, Nadia BRAUNER, Chouki AKTOUF (G-SCOP/INPG, DeFacTo Technologies) 2.6 Predictive Analysis of Configuration Bit Criticality in SRAM-based FPGAs Methodology, Tools, and Results Jean-Baptiste FERRON, Lorena ANGHEL, Régis LEVEUGLE (TIMA) 2.7 Alternate LNA Testing Using An Envelope Detector Louay ABDALLAH, Jeanne TONGBONG, Haralampos STRATIGOPOULOS, Salvador MIR (TIMA) 2.8 MUSICO : Mutant Simulation Concurrent Vincent BEROULLE, Christophe DELEUZE, Youssef SERRESTOU (LCIS) 2.9 Test des Mémoires FLASH NAND
Pierre-Didier MAUROUX, Arnaud VIRAZEL, Alberto BOSIO, Luigi DILILLO, Patrick GIRARD, Serge PRAVOSSOUDOVITCH (LIRMM) 2.10 Etude pour la définition des spécifications d un outil d'évaluation de la chute de tension d alimentation pour les circuits numériques VLSI Bita DARVISH, Pirouz BAZARGAN-SABET, Patricia RENAULT SYSTEMES HETEROGENES 2.11 Optical NOC Design-Parameters Extraction and Analysis Atef ALLAM, Ian O'CONNOR (INL, University of Lyon) 2.12 VHDL-AMS Model of RF MEMS switches for use in the Simulation of Heterogeneous Systems Michael KRAEMER, Daniela DRAGOMIRESCU, Vincent PUYAL, Robert PLANA (LAAS) 2.13 A Hierarchical Coarse-Grained FPGA Architecture Umer FAROOQ, Husain PARVEZ, Zied MARRAKCHI, Habib MEHREZ (LIP6) 2.14 Modélisation comportementale d'un réseau d'interconnexions RF pour les communications globales sur puce Marie ROUVIERE, Emmanuelle BOURDEL, Myriam ARIAUDO, Linh NGUYEN TRAN, Sébastien QUINTANEL, Bertrand GRANADO (ETIS) 2.15 A MEMS-based Attitude and Heading Reference System Boris ALANDRY, Norbert DUMAS, Laurent LATORRE, Fréderic MAILLY, Pascal NOUET (LIRMM) 2.16 Conditionnement du signal pour capteurs MEMS résistifs intégrés Olivier LEMAN, El Mehdi BOUJAMAA, Frédéric MAILLY, Laurent LATORRE, Pascal NOUET (LIRMM) TECHNOLOGIES EMERGENTES 2.17 Reconfigurable processing architectures using emerging devices P.E. GAILLARDON, Fabien CLERMIDY, Ian O'CONNOR (CEA - LETI, INL) 2.18 The Design of RF Bandpass Sigma-Delta Modulators with Bulk Acoustic Wave Resonators Farakh JAVID, Hassan ABOUSHADY, Nicolas BEILLEAU, Dominique MORCHE (LIP6, CEA- LETI) 2.19 Functional Model of Nanoparticle-Organic Memory Transistor for Use as a Spiking Synapse Olivier BICHLER, Weisheng ZHAO, Fabien ALIBART, Stéphane PLEUTIN, Dominique VUILLAUME, Christian GAMRAT (CEA, IEMN) 17h00-18h00 : Session Exposé E2 : Circuits AMS & RF Responsables : Y. Deval et P. Desgreys 17h00: "Conception de circuits intégrés analogiques et mixtes Willy Sansen 17h30: "Titre à communiquer" Yann Le Guillou 17h50: "Titre à communiquer" Frédéric Villain Jeudi 11 Juin 09h30-10h30 : Session Exposé E3 : Circuits Reconfigurables Responsables : B. Granado et G. Sassatelli 9h30: "Architectures auto-adaptables et bio-inspirées" Eduardo Sanchez EPFL 10h30-12h00 : Session Poster P3 : Logiciels Embarqués et Architectures Responsables : F. Pétrot et F. Wajsburt 3.1 SystemC modeling of RTOS in MPSoC Platforms Emmanuel HUCK, Benoît MIRAMOND, François VERDIER (ETIS)
3.2 Implémentation matérielle de l interface de communication multiprocesseur de RTEMS Clément FOUCHER, Fabrice MULLER (LEAT) 3.3 Extraction automatique d'instructions spécialisées en utilisant la programmation par contraintes Kevin MARTIN, Christophe WOLINSKI, Krzysztof KUCHCINSKI, Antoine FLOCH, François CHAROT (IRISA, Lund University) 3.4 A design and VHDL modeling of an digital phase locked loop Zianbetov ELDAR, Dimitri GALAYKO, François ANCEAU (LIP6) 3.5 A generic cache controller supporting virtual memory and cache coherence for scalable muti-cores architectures Yang GAO, Alain GREINER, (LIP6) 3.6 Dynamic Scheduling of Real-Time Tasks on Multicore Architectures Thomas MEGEL, Vincent DAVID, Damien CHABROL, Christian FRABOUL (CEA, IRIT ENSEEIHT) 3.7 Adéquation Algorithme - Architecture matérielle dans le cadre du développement d interfaces radio haut débit pour les réseaux de capteurs Julien HENAUT, Daniela DRAGOMIRESCU, Robert PLANA (LAAS) 3.8 Prototypage d'un récepteur itératif pour des systèmes MIMO Daoud KARAKOLAH, Christophe JEGO, Charlotte LANGLAIS, Michel JEZEQUEL (TELECOM Bretagne) 3.9 Low-Power High-Level Synthesis for Designing DSP Applications on FPGA Ghizlane LHAIRECH-LEBRETON, Philippe COUSSY, Eric MARTIN (Lab-STICC) 3.10 Clock-Less Analog-to-Digital Converter Sabiniano ARAUJO RODRIGUES, Hassan ABOUSHADY, Marie-Minerve LOUERAT, José I. C. ACCIOLY, Raimundo C. S. FREIRE (LIP6, IFPB, UFCG) 3.11 Functional system-level design with design space exploration Tomasz TOCZEK, Dominique HOUZET, Stéphane MANCINI (INPG/GIPSA-Lab) 3.12 Synchronized Switching Chaotic Generators for the Secure Embedded Systems S. AZZAZ, C. TANOUGAST, S. SADOUDI, A. DANDACHE (LICM) 3.13 OveRSoC Graphical Modelling Environment Mehdi AICHOUCH, Benoît MIRAMOND (ETIS) 3.14 Modélisation et conception d'architecture distribués dans le domaine automobile Dalia AOUN, Sébastien LE-NOURS, Olivier PASQUIER, Jean-Paul CALVEZ (IREENA) 3.15 Migrating Single FPGA Chip Multiprocessor with Network on Chip to 65nm and 45nm ASIC Z. WANG, O. HAMMAMI, D. HOUZET (ENSTA, GIPSA-Lab) 3.16 TLM2.0: The SoCLib Experience Aline VIEIRA DE MELLO, François PECHEUX, Alain GREINER (LIP6) 3.17 eisp : processeur vidéo pour la téléphonie mobile Mathieu THEVENIN, Laurent LETELLIER, Michel PAINDAVOINE (CEA, LE2i) 3.18 A Hardware Design Approach for Self-organizing SoC based on Reconfigurable Technology Jovanovic SLAVISA, Camel TANOUGAST, Serge WEBER (LIEM, LICN) 3.19 Video Adaptation Acceleration in a Home Networking Context Willy AUBRY, Daniel NEGRU, Patrice KADIONIK (LaBRI, IMS) 3.20 Simulateur générique de jeu d instruction pour SoCLib Alexandre BECOULET, Nicolas POUILLON (LIP6) 3.21 Exploitation de la simulation pour la mise au point de programmes concurrents Damien HEDDE (TIMA) 3.22 SystemC SMP: A parallel approach to speed up Timed TLM simulation Isaac MAIA, Alain GREINER, François PECHEUX (Lip6 ) 12h00-13h00 : Session Exposé E4 : Responsables : Test et Tolérance P. Girard et R. Leveugle 12h00: "SOC Test Power Challenges" Laurent Souef ST-Ericsson 12h30: "Fiabilisation des Architectures Manycores" Fabrice Auzanneau CEA-LIST 13h00-14h00 : Repas
14h30-15h30 : Session Exposé E5 : Technologies Emergentes Responsables : J.O. Klein et C. Maneux 14h30: "CMOS : Les limites et les alternatives" Hervé Fanet CEA-LETI 15h30-17h00 : Session Poster P4 : AMS et RF et Consommation Responsables : Y. Deval, P. Desgrey, N. Julien, C. Belleudy AMS ET RF 4.1 VCO 2.5 GHz large Bande à base d'inductance active en technologie CMOS 0.25 µm Medjahdi ABDELKRIM, Francis CALMON (INL) 4.2 Analog CMOS Cortex (8,4,4) Decoder Jorge PEREZ, Cyril LAHUEC, Fabrice SEGUIN, Michel JEZEQUEL (INVIA, TELECOM) 4.3 AMS/RF Reliability Simulation Pietro Maris FERREIRA, Herve PETIT, Jean-François NAVINER (SIAM, TELECOM) 4.4 Un pas vers la radio logicielle intégrale: le SASP, un processeur analogique du signal en temps discret Francois RIVET, Yann DEVAL, Dominique DALLET, JB BEGUERET, Philippe CATHELIN, Didier BELOT (IMS, STMicroelectronics) 4.5 Outils d identification et de modélisation des réseaux d interconnexions pour une simulation temporelle rapide Nadia LASSAMEN, Mihai TELESCU, Pascale BREHONNET, Noël TANGUY (Lab-STICC) 4.6 A new approach for efficient variability analysis at transistor level in advanced CMOS technologies H. FILIOL, Ian. O'CONNOR, D. MORCHE (Lyon institute, CEA LETI) 4.7 Convertisseur Temps Numérique basé sur l oscillateur en anneau de l ADPLL Wissam ALTABBAN, Patricia DESGREYS, Hervé PETIT (TELECOM) 4.8 VNS for High-Level Synthesis Kods TRABELSI, Philippe COUSSY, André ROSSI, Marc SEVAUX (Lab-STICC) 4.9 LC Filter Design Procedure with Accurate fo and Q Diomadson BELFORT, Nicolas BEILLEAU, Hassan ABOUSHADY, M-M. LOUERAT (LIP6) 4.10 Etude par co-simulation du principe d une Interconnexion RF associée à un multiplexage CDMA Yves Constant MOMBO BOUSSOUGOU, Thierry Le GOUGUEC, Yves QUERE, Fabrice HURET (Lab-STICC) 4.11 Bruit dans les oscillateurs contrôlés, application à un réseau de PLLs couplées Mehdi TEROSIET, Dimitri GALAYKO, 4.12 SystemC-AMS model refinement of GmC Integrators Using CAIRO+ Michel Vasilevski, Hassan Aboushady, Marie-Minerve Louerat (UPMC) CONSOMMATION 4.13 Design and AMS modeling of the switch commutation algorithm providing the optimal vibration energy harvesting DUDKA, GALAYKO (UMPC) 4.14 Attaque de composants cryptographiques par intermodulation. Olivier MEYNARD, Sylvain GUILLEY, Jean-Luc DANGER, Denis REAL, Frédéric VALETTE (ENST, DGA CELAR) 4.15 Energy Efficient Data Transfer for Mobile Source/Sink scenario in WSN Zeeshan ALI KHAN, Cécile BELLEUDY, Michel AUGUIN (LEAT) 4.16 Ultra Low-Power FSM for Sensor Networks Muhammad ADEEL PASHA, Steven DERRIEN, Olivier SENTIEYS (IRISA) 4.17 Alimentation optimale d un amplificateur audio intégré pour la téléphonie mobile Xavier BRANCA (STericsson) 4.18 Assertive Dynamic Power Management (AsDPM) Strategy for Globally Scheduled Real Time Multiprocessor Systems Muhammad KHURRAM BHATTI, Cécile BELLEUDY, Michel AUGUIN (LEAT) 4.19 Conception d un convertisseur faible tension adapté à la problématique de récupération d énergie ambiante Valérie DUPE, Renaud BRIAND, Xavier FISCHER (ESTIA)
4.20 Nouvelles techniques de caractérisation basse consommation pour réseaux de capteurs sans fils Khawla LAHMAR, Cécile BELLEUDY, Mohamed ABID, Michel AUGUIN (CES, LEAT) 4.21 Caractérisation du comportement des piles dans les systèmes embarqués Sylvain DUCLOYER, Nathalie JULIEN (Lab_STIC) 4.22 STORM: a Simulation Tool for Real-time Multiprocessor Scheduling Evaluation Richard URUNUELA, Anne-Marie DEPLANCHE, Yvon TRINQUET (IRCCyN) 17h00-18h00 : Session Exposé E6 : Systèmes Hétérogènes Responsables : I. OConnor et P. Garda 17h00: "Convergence des flots de conception MEMS/EDA" G. Schroepfer Coventor 17h30: "GDR MNS" L. Buchaillot IEMN 20h00- : DINER DE GALA Restaurant du Musée d Orsay (Voir Plan) Vendredi 12 Juin 9h30-10h15 : 'Un point sur la Transformation du CNRS en Instituts' Véronique Donzeau-Gouge Directrice Scientifique Adjointe Institut ST2I du CNRS 10h15-10h30 : Pause 10h30-11h30 : Session Exposé E7 : Logiciel Embarqués et Architectures Responsables : F. Pétrot et F. Wajsburt 10h30: " Prototypage virtuel d une architecture multi-core massivement parallèle à Mémoire partagée cohérente " A. Greiner LIP6 11h00: "Architectures et circuits pour l intégration tri-dimensionnelle " Hamed Sheibanyrad TIMA 11h30-12h00 : Session AG du GDR, Bilan et Clôture Responsables : M. Renovell et A. Greiner Fin
Venir Au Colloque IEF, Bât 220, Université Paris Sud 11. RER B, station BURES SUR YVETTE Par les transports en commun : L'IEF est proche de la station Bures-sur-Yvette du RER B, qui est desservie par des trains tous les 1/4h dans chaque sens. Il faut environ 40 mn pour venir du centre de Paris. Prendre en venant de Paris ou des aéroports un train allant dans la direction Saint-Rémy-lès-Chevreuse, repéré par un nom commençant par P (Plan, Papy,...). Descendre à la station Bures-sur-Yvette, traverser les voies par le passage souterrain, descendre en suivant le chemin piétonnier qui longe la mairie puis la poste, poursuivre en descendant et prendre à droite juste après le petit pont. L'IEF est le premier bâtiment sur la droite (Bat. 220). Par la route : En venant de Paris par l'autoroute A6, suivre la direction Palaiseau / Bordeaux / Nantes (A10). Prendre la sortie "Orsay / Bures-sur-Yvette" (N188). Au rond-point, suivre Bures-sur-Yvette centre, puis s engager à gauche vers le tunnel qui passe sous le RER, prendre à gauche vers l église puis encore à gauche devant l'église, longer le marché et prendre à droite au feu à l'angle du marché et du stade. Prendre la première route à droite pour entrer dans l'université. L'IEF est le premier bâtiment sur la droite. En venant de Paris par la N118, prendre la sortie vers Bures-sur-Yvette, puis suivre les indications ci-dessus.
Plan d accès Restaurant du Musée d Orsay Entrée du musée d'orsay : 1, rue de la Légion d'honneur, 75007 Paris Visiteurs munis d un billet : Entrée C