I Technologie des circuits intégrés

Transcription

1 I Technologie des circuits intégrés 1. Technologie MO - Le transistor MO : présentation générale - Modèle et performances - Technologies MO (nmo, pmo, CMO) et évolutions 2. Fabrication des circuits intégrés - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MO 3. Evolution technologiques - Evolution des processeurs - otion de scaling 31 I.1 Transistor MO G D B G D Polysilicon Aluminum MO Enhancement D MO Depletion D G G B PMO Enhancement MO with Bulk Contact Types de Transistors Transistor MO 32

2 Transistor MO I V 1 2 demo V Technologie MO MOFET : Metal (Polysilicum) Oxide ilicium Field Effect Trans. Métal ource Grille ubstrat P G ubstrat P Oxyde (io2) Vdd Drain Canal Induit D Zone Dépeuplée (accepteurs ionisés) VG = 0 : Aucune conduction Roff + VG > Vt (tension de seuil) Champs Grille-ource => accumulation d électrons sous la grille Création d une zone d inversion le substrat P devient sous la grille : apparition du canal (e- majoritaires) Apparition d une zone dépeuplée dans le substrat (accepteurs ionisés) ymétrique pour un MO Canal P (Vgs < Vt, porteurs : e + ) Conduction par porteurs majoritaires contrairement au bipolaire 34

3 Transistors MO/PMO Transistor nmo Transistor PMO Vgs < Vt Vgs > Vdd - Vt Vgs > Vt Vgs < Vdd - Vt Transmission de iveaux (ource > Drain) Transmission correcte du 0 Transmission correcte du 1 Transmission dégradée du 1 (Vdd-Vt) Transmission dégradée du 0 (Vss+Vt) Porteurs Electrons Polarisation ubstrat/caisson Vss : 0V Trous Vdd : 5v Modèles du MO ource Oxyde W canal Diffusion /P 0 bloqué Vgs Vt 0 Ids = K ( Vgs Vt ). Vds Vds 2 2 linéaire 0 < Vds < Vgs Vt K 2 ( Vgs Vt ) 2 saturé 0 < Vgs Vt < Vds L Grille tox Drain G D Diffusion G Polyi L est approximé, tox est l épaisseur de l isolant (#400Å) K dépend du process et de la géométrie du MO K = µ ε W / tox L = W. k / L µ : mobilité des porteurs de charges MO (électrons) µ = 500 cm 2 / V-sec # 2 µp PMO (trous) µp = 270 cm 2 / V-sec ε : permittivité de l isolant # 4 ε0 = 3, F/cm W D L Transconductance K dépend de W/L Ids max dépend de W Température : comment évoluent µ et Ids max 36

4 Eléments parasites du MO G MO Enhancement C G C GD D C B C GB C DB B 1 1 Résistance drain/source: Ron = = K( Vdd Vt) k( Vdd Vt) ε. W. L Capacité de grille: Cg = = W. L. Cox tox Capacité drain / source / bulk : Csb = Cdb W. L. Cj L W τ = Ron.Cg = L 2 µ(vgs-vt) 37 MO PICE model 1 Expression d Ids Mode Bloqué Linéaire aturé Condition Vgs < 0 Vds < Vgs Vt Vds > Vgs Vt Tension de seuil Vt Vt = VT 0 + GAMMA + Ids = PHI Vb Expression d' Ids Ids = 0 KP W 2 L W KP L PHI ( Vgs Vt) ( Vgs Vt) 2 2 Vds Vds 2 Paramètre Définition MO 0.25u PMO 0.25u VT0 Tension de seuil 0.4V -0.4V KP Coefficient de transconductance 300µA/V 2 120µA/V 2 PHI Potentiel de surface à forte inversion 0.3V 0.3V GAMMA Paramètre de seuil du bulk 0.4V V 0.5 W Largeur du canal MO µm µm L Longueur du canal MO 0.25µm 0.25µm 38

5 MO PICE model 3 Bloqué ormal ous seuil Vgs < 0 Vgs > Von Vgs < Von Ids = Keff Von = 1.2Vt, Leff, 0.06 Vde = MI( Von, Vdsat) Ids = 0 ( 1+ KAPPAVds. ) Vde ( Vgs Vt) Vde = MI( Vds, Vdsat), Vdsat = Vc + Vsat Vc = VMAX W Leff Ids = Keff Vt = VTO + GAMMA W Leff ( PHI Vb PHI ) KP Leff = L 2. LD, Keff = 1+ THETA( Vgs Vt) Vde 2 ( 1+ KAPPAVon. ) Vde ( Vgs Vt) 2 2 Vc + Vsat, Vsat = Vgs Vt Vde e 2 q( Vgs Von) nkt Paramètre Définition MO 0.25u PMO 0.25u LD Lateral diffusion into channel 0.01µm 0.01µm KAPPA aturation field vector 0.01V V -1 VMAX Maximum drift velocity 150km/s 150km/s THETA Mobility degradation factor 0.3V V -1 ubthreshold factor 0.07V V Technologies MO Technologie MO / PMO : Un seul type de transistor ou P Résistances réalisées avec MO à déplétion Inverseur mos E Vdd Vss Transistor à déplétion : normalement ouvert Ids ubstrat P Déplétion Enrichissement Vgs Bonne qualité d intégration mais Difficulté d équilibrage des temps de montée et de descente Transmission imparfaite des niveaux Consommation en saturation D où (1980) Technologie CMO : association de transistors et P 40

6 MO : Technologies nmo et pmo Un seul type de transistor ou P Resistances réalisées avec Tr à dépletion inverseur nmo E CMO (Complementary MO) 1980-> Utilisation de transistors et P Trise Tfall si Tn et Tp identiques inverseur CMO E Pseudo nmo Resistances de charges réalisées avec Tr pmo Taille des P > Taille des pour diminuer Rp E Rp Rn MD-MO (Multi Drains) Equivalent I2L (bipolaire) ource de courant en nmo à dépletion Logique cablée type collecteur ouvert A!A 41 Technologies MO Technologie CMO Transmission parfaite des niveaux Pmos relié au Vdd assure le passage du 1 pour E=0 mos relié au Vss assure le passage du 0 pour E=1 Vdd Id Rp E E = 0 = 1 Vss = 1 Marges de bruit excellentes (V OH =V DD ; V OL =V ) Rn CL = 0 "1" V OH M H marge de bruit : niveau de bruit pouvant être supporté sans modifier l'entrée de la porte suivante. Marge de bruit haute Mage de bruit basse M L V IH Région indéfinie V IL V OL "0" Gate Output sortie étage Gate Input entrée étage+1 42

7 MO : autres technologies BiCMO Permet de conjuguer les avantages du bipolaire (rapidité) et du CMO (densité, consommation) Utilisation d un push-pull bipolaire en sortie de cellule Canal BiCMO AsGa Technologie AsGa (Arséniure de Gallium) Mobilité de l électron plus grande que pour i -> fréquences élevées Meilleure tenue en température, faibles courant d entrées Temps de propagation symétriques Mais pas de MEFET à canal P 43 MO : autres technologies Techniques OI (ilicon On Insulator) Dans le CMO l isolation des caissons entraîne des capacités parasites et des courants de fuite Utilisation d un isolant comme substrat, roissance épitaxiale de i sur isolant Pas de latchup Capacités parasites diminuent Compatible avec CMO olution d avenir Less distance between nmo and pmo Less capacitance Less leakage 44

8 I Technologie des CI 1. Technologie MO - Le transistor MO : présentation générale - Modèle et performances - Technologies MO (nmo, pmo, CMO) et évolutions 2. Fabrication des C.I. - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MO 3. Evolution technologiques - Evolution des processeurs - otion de scaling 45 I.2 Comment fabrique t'on un CI? Du sable au silicium Du silicium au circuit intégré 46

9 I.3 Fabrication des circuits intégrés Lingot de ilicium (environ 100kg) pur à 99, % Mono-crystal ilicon Ingot Ingot slicing ilicon Wafer 47 I.3 Fabrication des circuits intégrés Wafer : disque de silicium pure oxydé en surface (substrat) Wafer = ensemble de puces (die) isolées entre elles Gravure identique de toutes les puces Wafer 48

10 Méthodologie de conception des circuits intégrés VLI - 1. Technologie I.3 28/01/10 Fabrication des circuits intégrés Contrôle sous pointes des puces 49 I.3 éparation des puces Montage sous boîtier protecteur oudure du boîtier Contrôle final # 20-30cm Fabrication des circuits intégrés puce 0,5 à 1,5 cm 50

11 Fabrication des circuits intégrés Comme l'impression en 3D d'un livre miniature 51 Fabrication des circuits intégrés 52

12 Plus propre que propre alle blanche 53 Fabrication des circuits intégrés Phénomènes physiques Diffusion Diffusion d'impuretés de la surface silicium dans sa masse à haute température (#1100 C) : dopage de type ou P impuretés de type : antimoine, phosphore, arsenic impuretés de type P: bore Profondeur de la surface à la jonction varie de 0,1 à 20 µ (i) Résistivité par carré fonction de la distribution des impuretés La diffusion se réalise en général à travers une fenêtre (masque) impuretés de type P Implantation ionique Permet le dopage du i (# diffusion) par un bombardement de la surface des plaquettes de i par des ions d'impuretés de type souhaité possédant une énergie cinétique élevée. Ce procédé se fait à température ambiante suivit d'un recuit à basse température (450 C) pour rétablir la structure cristalline. Procédés chimiques Croissance épitaxiale pour les couches enterrées Premiers C.I. bipolaires diffusion triple -> limitation du Tr L'épitaxie est un procédé chimique qui permet de continuer la structure mono-cristalline d'un substrat par Déposition de couches atomiques additionnelles à partir d'une phase gazeuse à des températures comprises entre 1000 et 1200 C. On obtient un film épitaxial qui peut être dopé. Permet de doper le fond des caissons par une couche profonde de faible résistivité. Les atomes de i déposés proviennent de icl4 (tétrachlorure de i) ou de ih4 (silane) en phase gazeuse. En moyenne, le film croît d'environ 1µm par minute. Les impuretés sont mélangées au gaz. P P substrat de type p Transistor P en triple diffusion P + Transistor P avec croissance epitaxiale 54

13 Fabrication des circuits intégrés Procédés chimiques (suite) Passivation (oxydation) Passivation de la surface de silicium par un diélectrique (dioxyde de silicium io2) : oxydation du silicium par de la vapeur d'eau : i + 2H2O -> io2 + 2H2 Réalisation de masques pour la passivation Protection, isolation, diélectrique des capacités intégrées ubstrat Photolithographie Permet l'élimination locale du io2. On recouvre la surface de l'oxyde par une résine photosensible qui, tant qu'elle n'est pas polymérisée, reste soluble dans certains révélateurs. La polymérisation est obtenue par un rayonnement UV à travers un masque photographique. io2 1 Résine 3 UV 2 Masque 4 Gravure sèches (Plasma) 55 Exemple : fabrication d une diode a) Croissance du io2 ubstrat io2 d) Développement de la résine b) Application de la résine photosensible Résine e) Gravure du io2 par un révélateur et dissolution de la résine c) Exposition aux UV à travers un masque UV Masque f) Dépôt et diffusion des impuretés impuretés de type P P 56

14 demo Technologie MO Inverseur CMO O.25 um 58 Fabrication de Transistors MO et P 1 ) Diffusion du Caisson Caisson Tranche de silicium : substrat de type P 2 ) Croissance d'oxyde de grille 790nm : 1050, 150' p p n io2 mince n io2 épais 3 ) Couche de Polysilicium -> grilles des Tr Polyi n p p Grille Grille n 59

15 Fabrication de Transistors MO et P 4 ) Diffusion drain et source p n+ n+ p+ n p+ 5 ) Contacts et Interconnexions p n+ n+ p+ n p+ io2 Contacts Aluminium p n+ n+ p+ n p+ Métal 1 60 I Technologie des CI 1. Technologie MO - Le transistor MO : présentation générale - Modèle et performances - Technologies MO (nmo, pmo, CMO) et évolutions 2. Fabrication des C.I. - Processus de fabrication - Phénomènes physiques et chimiques - Exemples d'une diode et de transistors MO 3. Evolution technologiques - Evolution des processeurs - otion de scaling 61

16 Un transistor et un circuit en vrai! 62 ilicon Technology 0.35 µm in 1995, 0.25 µm in 1998, 0.18 µm in nm in 2002, 90 nm in 2004, 65 nm in nm in 2010 (first ship 2008) [ITR 2009] metal levels, wafer 30cm Volts 700 MHz (AIC) - 9 GHz (on-chip 12 inverters) - 5 GHz (off-chip) 3-4 (MPU), 1 (DRAM) (AIC) cm 2 DRAM: 4Gbits, 4Gbits/cm 2, $/Mbits 300 (MPU) (AIC) MTr/cm 2, $/MTr (MPU) RAM: 1500MTr/cm 2, 250Mbits/cm RIC processors (e.g. ARM7) 32 nm in 2013 (first chip in 2010) 11 nm in and then? Post-ilicon Technologies (nanotechnologies) ilicon Atom 5.43 A (0.5 nm) 63

17 ilicon in 2015 Power upply: V Technology: 25 nm CMO (200 Ang.) 20 GTransistors, wafer 45 cm, 2-4 cm 2, metal levels Inverter 2.5 ps, 0.6 Volt 33 GHz (on-chip 12 inverters) - 29 GHz (off-chip) DRAM 16 GBits at 10ns, $/Mbits RAM (cache) 1 GBits at 1.5ns 256-bit Bus More than 8500 Person.Month Design Cycle oftware Mask set is few M$U 64 Évolutions technologiques caling technologique à chaque génération caling factor : s Entre deux générations successives : s # nm 180 nm 130 nm 65

18 Évolutions technologiques Evolution de la tension d alimentation (Vdd) Voltage Process Geometry 66 Evolutions technologiques Taille de la puce : x2 tous les 3 ans ombre de transistors : Logique : x2 tous les 3 ans Mémoire : x4 tous les 3 ans Vitesse : Logique : x2 tous les 3 ans Mémoire : x4 tous les 10 ans Performance des processeurs 50% par an 67

19 Évolutions technologiques caling technologique à chaque génération Fréquence augmente de 43% Capacité totale et tension d'alimentation sont réduites de 30% Énergie réduite de 65% E = C*Vdd 2 = C'*0.7 * (Vdd'*0.7) 2 = 0.35*C'*Vdd' 2 = 35% E' Puissance réduite de 50% P = f*c*vdd 2 = 1.43*f * 0.35*C'*Vdd' 2 = 50% P' On considère que l'activité du circuit est constante Mais à nombre de transistors constant! Densité de transistor double à chaque génération urface des puces augmente de 25% Densité de puissance augmente avec un facteur 2 Courant d'alimentation augmente de façon importante 68 Évolutions technologiques caling technologique à chaque génération caling factor : s Entre deux générations successives : s # 0.7 Device dimensions : W, L, tox, junction depth Transistor area (W.L) s 2 Capacitance per unit area : Cox 1/s Capacitances : C=WLCox Vdd, Vt Gate delay s s s s Power/gate s 2 Power.delay product s 3 Power density 1 69

20 ubmicronique profond (DM) Changement fondamental dans le délai des composants Les interconnexions dominent le temps de fonctionnement et la consommation Jusqu'à 60% du chemin critique du aux interconnexions Problème pour prédire de manière précise le routage Exemple: temps de propagation d'une AD 2 entrées : connecté à 2mm de métal : 280 ps connecté à 0.5mm de métal : 119 ps DM implique un comportement non linéaire des portes Cuivre, augmentation du nombre de niveaux de métal 70