GELE5340 Circuits ITGÉ (VLSI) Chapitre 8: Mémoires semi-conducteur

GELE5340 Circuits ITGÉ (VLSI) Chapitre 8: Mémoires semi-conducteur

Contenu du chapitre Ce chapitre comprend une introduction aux mémoires à base de semi-conducteurs dans les circuits intégrés. ROM ROM NOR, NAND Mémoires Flash RAM RAM statique (SRAM) RAM dynamique (DRAM) GELE5340 Gabriel Cormier, Université de Moncton 2

Classification des mémoires Mémoire Lecture / Écriture (Read-Write Memory) Mémoire Lecture / Écriture Non-Volatile Mémoire Lecture seulement (Read-only memory) Accès aléatoire SRAM Accès nonaléatoire FIFO EPROM EEPROM Flash ROM programmable par masque DRAM LIFO Registre GELE5340 Gabriel Cormier, Université de Moncton 3

Contrôle Sortie Architecture d une mémoire La mémoire dans un circuit intégré doit être facilement accessible. On a besoin d un système qui permet d aller chercher les bits voulus le plus rapidement possible. Mémoire GELE5340 Gabriel Cormier, Université de Moncton 4

Architecture d une mémoire M bits N mots S 0 S 1 S 2 S i S N-2 S N-1 Mot 0 Mot 1 Mot 2 Mot N 2 Mot N 1 Entrée / Sortie M bits Cellule de stockage Dans ce cas-ci, on a un signal de sélection pour chaque mot. Pour une mémoire de MxN, il faut N entrées de sélection. Ex: si on veut une mémoire de 1MB, il faut 2 20 signaux de sélection. On se rend compte assez facilement qu on a trop de signaux de sélection. Il faut utiliser une autre méthode: un décodeur. GELE5340 Gabriel Cormier, Université de Moncton 5

Architecture d une mémoire M bits A 0 A 1 A k-1 k = log 2 N S 0 Mot 0 Mot 1 Mot 2 Mot N 2 Mot N 1 Cellule de stockage Un décodeur permet de réduire le nombre de signaux nécessaires. Ex: si on veut une mémoire de 1MB, il faut 20 signaux de sélection (k = log 2 2 20 = 20). Entrée / Sortie M bits GELE5340 Gabriel Cormier, Université de Moncton 6

Architecture à base de matrice On a réglé le problème de sélection, mais il reste un problème à régler: Hauteur >> Largeur Dans notre exemple précédent, pour une mémoire à 8bits, la hauteur de la cellule est environ 128 000 plus grande que la largeur (si la cellule de stockage est carrée). Ceci implique de très long fils (verticaux), et donc une mémoire qui est très lente. Pour régler ce problème, on design des mémoires de sorte qu elles soient carrées (ou le plus près possible). GELE5340 Gabriel Cormier, Université de Moncton 7

Architecture à base de matrice A K A K+1 A L-K Décodeur de rang Ligne de bit Ligne de mot Le mot de sélection est divisé en deux parties: 1) 0 à K 1: bits pour décoder la rangée. 2) K 1 à L: bits pour décoder la colonne. A 0 A 1 A K-1 Driver Décodeur de colonne Entrée / Sortie Si on reprend l exemple d une mémoire de 1 MB, on pourrait avoir une mémoire de 4096 x 2048: Chacune des 4096 rangées a 256 mots de 8 bits. On a donc 12 bits de sélection de rangée, et 8 bits de sélection de colonne. GELE5340 Gabriel Cormier, Université de Moncton 8

Architecture hiérarchique Les mémoires à base de matrice sont performantes pour des mémoires plus petites que 64Kbits à 256 Kbits. Des mémoires plus grosses que ceci commencent à avoir des problèmes de vitesse parce que la longueur des fils est importante. Pour obtenir des mémoires encore plus grandes, on rajoute une dimension de plus. GELE5340 Gabriel Cormier, Université de Moncton 9

Architecture hiérarchique Adresse rangée Bloc 0 Bloc i Bloc P 1 Adresse colonne Adresse bloc Chaque bloc est semblable à ceux dans la mémoire à base de matrice. Amplificateur global Entrée / Sortie Une entrée active seulement 1 bloc: on économise de la puissance. GELE5340 Gabriel Cormier, Université de Moncton 10

Cellule de stockage Dans des grandes mémoires, la superficie est dominée par la dimension de la cellule de stockage. Il faut donc avoir des cellules les plus petites possibles. Quelques possibilités: Bascule D: nécessite 10 transistors Cellule SRAM: 6 transistors Cellule DRAM: 1 transistor Pour obtenir des cellules de stockage de dimension minimum, on va accepter des circuits moins performants (marges de bruit plus faibles, vitesse plus faible, variation de tension, etc.) GELE5340 Gabriel Cormier, Université de Moncton 11

Mémoire ROM

Mémoire ROM Le premier type de cellule de stockage qu on étudiera est pour les mémoire à lecture seulement (read-only memory: ROM). Dans ce cas-ci, le contenu de la cellule est fixe, ce qui simplifie le design. Exemple d application: Calculatrice, machine à laver, jeux vidéo GELE5340 Gabriel Cormier, Université de Moncton 13

Cellules ROM BL BL BL 1 WL WL V DD WL BL BL BL 0 WL WL WL V DD GND Diode ROM ROM MOS 1 ROM MOS 2 GELE5340 Gabriel Cormier, Université de Moncton 14

ROM MOS OR BL [0] BL [1] BL [2] BL [3] Exemple: matrice 4x4 WL [0] WL [1] WL [2] V DD 0 1 0 0 1 0 1 0 0 0 0 0 0 1 1 0 V DD WL [3] V bias Charges de mise à terre GELE5340 Gabriel Cormier, Université de Moncton 15

ROM MOS NOR V bias WL [0] WL [1] V DD Exemple: matrice 4x4 GND 1 0 1 1 0 1 1 0 1 0 1 0 1 1 1 1 WL [2] WL [3] GND BL [0] BL [1] BL [2] BL [3] GELE5340 Gabriel Cormier, Université de Moncton 16

Topologie: ROM MOS NOR On a quelques possibilités pour réaliser la topologie de la mémoire MOS. On peut programmer la mémoire à l aide du niveau ACTIVE. On peut programmer la mémoire à l aide du niveau CONTACT. GELE5340 Gabriel Cormier, Université de Moncton 17

Topologie (1): ROM MOS NOR BL[0] BL[1] BL[2] BL[3] Cellule: 9.5 7 WL[0] WL[1] GND Les transistors sont créés en utilisant la zone ACTIVE. WL[2] WL[3] GND Polysilicone ACTIVE Métal 1 Métal 1 sur ACTIVE GELE5340 Gabriel Cormier, Université de Moncton 18

Topologie (2): ROM MOS NOR BL[0] BL[1] BL[2] BL[3] Cellule: 11 7 WL[0] WL[1] GND Les transistors sont créés en utilisant les CONTACT. WL[2] WL[3] GND Polysilicone ACTIVE Métal 1 Métal 1 sur ACTIVE GELE5340 Gabriel Cormier, Université de Moncton 19

Topologies La topologie ACTIVE est environ 15% plus petite que la topologie CONTACT. Cependant, le contact est fabriqué après le niveau active, ce qui permet de fabriquer plus de circuits avant de programmer la mémoire. C est donc plus rapide pour le client. Aussi, le GND est routé par la zone active. Généralement, c est une grosse erreur. Mais pour réduire la dimension des mémoires, on accepte cette méthode. GELE5340 Gabriel Cormier, Université de Moncton 20

ROM MOS NAND V DD Exemple: matrice 4x4 V bias WL [0] WL [1] BL[0] BL[1] BL[2] BL[3] 0 1 0 0 1 0 1 0 0 0 0 0 0 1 1 0 WL [2] Toutes les WL sont 1, sauf le mot qu on veut lire. WL [3] GELE5340 Gabriel Cormier, Université de Moncton 21

Topologie: ROM MOS NAND On a quelques possibilités pour réaliser la topologie de la mémoire MOS NAND. On peut programmer la mémoire à l aide du niveau Métal 1. On peut programmer la mémoire à l aide d une étape de processus additionnelle: l implantation d ions. GELE5340 Gabriel Cormier, Université de Moncton 22

Topologie (1): ROM MOS NAND BL[0] BL[1] BL[2] BL[3] Cellule: 8 7 WL[0] WL[1] WL[2] WL[3] Aucun contact à V DD ou GND nécessaire. Dimensions réduites. Moins bonne performance que le ROM MOS NOR. Polysilicone ACTIVE Métal 1 sur ACTIVE GELE5340 Gabriel Cormier, Université de Moncton 23

Topologie (2): ROM MOS NAND BL[0] BL[1] BL[2] BL[3] Cellule: 5 6 WL[0] WL[1] On utilise une implantation d ions pour créer des FET où V t < 0. Ce type de FET est donc toujours ON. WL[2] WL[3] Polysilicone ACTIVE Ions GELE5340 Gabriel Cormier, Université de Moncton 24

Modèle transitoire: ROM NOR V DD Parasites de la ligne du mot: Capacitances de grille et de fil WL r word C bit BL Résistance du polysilicone Parasites de la ligne du bit: c word Capacitances de grille et drain On peut approximer le délai: Résistance n est pas dominante (métal) t word 0.38( r c ) M word word 2 où M est le nombre de bits. t phl 0.69( Rn // Rp) C t plh 0. 69 R p C bit M bit M GELE5340 Gabriel Cormier, Université de Moncton 25

Modèle transitoire: ROM NAND V DD Parasites de la ligne du mot: Semblables au NOR r bit C L Parasites de la ligne du bit: Capacitances de grille et drain WL r word c bit Résistance de FETs en série c word On peut approximer le délai: t word 0.38( r c ) M word word 2 où M est le nombre de bits. t t phl plh 0.38( r c )( M 1) bit bit 0.69Rp(( M 1) cbit ) 2 GELE5340 Gabriel Cormier, Université de Moncton 26

Modèles transitoires r word c word C bit r bit c bit NOR 17.5 0.80fF 0.89fF NAND 15 0.61fF 8.7k 0.85fF Paramètres typiques pour les cellules ROM du processus générique 0.25μm GELE5340 Gabriel Cormier, Université de Moncton 27

Mémoires non-volatiles La structure d une mémoire non-volatile ressemble beaucoup à celle d un ROM. La mémoire est composée d une série de transistors placés sur un quadrillage bit / mot. La différence avec le ROM est que les transistors sont programmables: la tension seuil du transistor est modifiée, et cette modification est retenue même quand l alimentation est éteinte. Pour reprogrammer la mémoire, il faut effacer la valeur dans le transistor: c est le facteur principal qui distingue les mémoires non-volatiles. GELE5340 Gabriel Cormier, Université de Moncton 28

Transistor à grille flottante: FAMOS Le transistor à grille flottante (FAMOS: Floating-Gate Avalanche-Injection MOS) est le type le plus commun de transistor programmable. Le FAMOS a deux grilles superposées: une qui sert comme une grille normale, et l autre qui n est branchée à rien. L application d une haute tension permet d attraper des électrons sur cette grille flottante, ce qui augmente la tension seuil. GELE5340 Gabriel Cormier, Université de Moncton 29

Transistor à grille flottante: FAMOS Grille flottante Grille D Source Drain t ox G n + Substrat p t ox n +_ S Vue de coupe Symbole Grille flottante: Augmente la tension seuil et réduit la transconductance du FET. GELE5340 Gabriel Cormier, Université de Moncton 30

Programmation du FAMOS 20V 0V 5V 10V 5V 20V - 5V 0V - 2.5V 5V S D S D S D Injection avalanche Lorsqu on enlève la tension de programmation, la charge reste coincée sur la grille flottante. La programmation augmente la tension seuil. GELE5340 Gabriel Cormier, Université de Moncton 31

Programmation du FAMOS Une tension élevée est nécessaire pour programmer le FAMOS. Dans les mémoires récentes, une tension de 12.5V environ est suffisante pour la programmation. La charge stockée sur la grille flottante peut demeurer pour plusieurs années, parce que le SiO 2 est un très bon isolant. GELE5340 Gabriel Cormier, Université de Moncton 32

EPROM Une lumière UV est utilisée pour effacer la valeur stockée sur la grille flottante. La lumière UV rend le SiO 2 un peu conducteur, permettant d effacer la mémoire. Cependant, le nombre d opérations effacer / programmer est limité (max 1000), ce qui limite l utilité. Les mémoires EPROM sont plutôt désuètes maintenant. GELE5340 Gabriel Cormier, Université de Moncton 33

EEPROM La mémoire EEPROM est une mémoire dont l opération effacer est faite électriquement, et non par lumière UV. On utilise le phénomène de tunneling (ou Fowler-Nordheim tunneling). On crée une zone de la grille flottante où la distance entre la grille et le drain est très faible (<10 nm). Les électrons peuvent alors passer du drain à la grille avec l application d un champ électrique assez élevé (10 9 V/m, ou 10V). GELE5340 Gabriel Cormier, Université de Moncton 34

EEPROM: FLOTOX Grille flottante Grille I Source Drain -10V n + Substrat p n +_ 10nm 10V V GD Transistor FLOTOX GELE5340 Gabriel Cormier, Université de Moncton 35

Cellule EEPROM BL WL Le FLOTOX a quand même un problème: si on enlève trop de charge (lorsqu on efface la mémoire), on crée un transistor qui est toujours ON. V DD On ajoute donc un FET en série avec le FLOTOX, ce qui permet de contrôler correctement la cellule. Le FLOTOX sert de stockage, et le FET contrôle l accès. On a donc une cellule à 2 transistors: plus gros, plus dispendieux. GELE5340 Gabriel Cormier, Université de Moncton 36

Mémoire Flash La mémoire Flash fut introduite pour la première fois en 1988 par Intel. C est un type de mémoire très populaire (USB flash memory stick). La mémoire Flash est une combinaison des mémoire EPROM et EEPROM: on utilise une grille flottante, avec un oxyde très mince (10nm). GELE5340 Gabriel Cormier, Université de Moncton 37

Mémoire Flash Grille flottante Source effaçage n + programmation Substrat p Grille n +_ Drain Oxyde très mince La mémoire flash fonctionne comme le FAMOS: Une tension de 12V à la grille et au drain permet d écrire un «1» dans la mémoire. Une tension de 12V à la source (avec une grille et un drain à GND) permet d effacer la valeur. GELE5340 Gabriel Cormier, Université de Moncton 38

Vues de coupe de mémoires Flash EPROM GELE5340 Gabriel Cormier, Université de Moncton 39

Opération de la mémoire Flash Effaçage Cellule BL[0] BL[1] 12V G 0V WL[0] S D 12V 0V WL[1] ouvert On efface toutes les cellules simultanément. GELE5340 Gabriel Cormier, Université de Moncton 40

Opération de la mémoire Flash Écriture Cellule BL[0] BL[1] 12V G 6V 12V WL[0] S D 0V 0V WL[1] 6V 0V Dans ce cas-ci, on applique un «1» au bit 0 et un «0» au bit 1 du mot 0. GELE5340 Gabriel Cormier, Université de Moncton 41

Opération de la mémoire Flash Lecture Cellule BL[0] BL[1] 5V G 1V 5V WL[0] S D 0V 0V WL[1] 1V 0V Dans ce cas-ci, on lit la valeur des bits 0 et 1 du mot 0. GELE5340 Gabriel Cormier, Université de Moncton 42

Mémoire Flash NAND On peut aussi utiliser des mémoires Flash NAND. L opération est semblable aux mémoires ROM NAND: des FLOTOX en série. Ce genre de mémoire est plus petit (40%) que la mémoire Flash NOR, mais la lecture est plus lente. GELE5340 Gabriel Cormier, Université de Moncton 43

Comparaison des mémoires Mécanisme Alimentation # de transistors Superficie p.r EPROM Effaçage Écriture Effaçage Écriture # de cycles ROM 1T (NAND) 0.35 0.5 -- -- -- V DD 0 EPROM 1T 1 UV Hot electrons V pp V DD ~100 EEPROM 2T 3 5 Tunneling Tunneling V pp V DD 10 4 10 5 Flash 1T 1 2 Tunneling Hot electrons V pp V DD 10 4 10 5 Tunneling Tunneling V pp V DD 10 4 10 5 GELE5340 Gabriel Cormier, Université de Moncton 44

Mémoire Lecture-Écriture RAM

RAM Il y a 2 types de RAM (Random-Access Memory) RAM Statique (SRAM) Les données sont stockées aussi longtemps qu il y a de l alimentation. Rapide Large: 6 transistors par cellule RAM Dynamique (DRAM) Rafraîchissement périodique de la valeur requis Petit: 1 3 transistors / cellule Plus lent GELE5340 Gabriel Cormier, Université de Moncton 46

Cellule SRAM 6T La cellule de base du SRAM a 6 transistors. Le circuit ressemble beaucoup à la bascule SR. On a un signal WL qui permet d activer la cellule, et deux signaux BL: BL et BL. Les deux signaux BL permettent d améliorer les marges de bruit. GELE5340 Gabriel Cormier, Université de Moncton 47

Cellule SRAM 6T Ligne de mot WL Ligne de bit BL BL GELE5340 Gabriel Cormier, Université de Moncton 48

Cellule SRAM 6T WL V DD M 2 M 4 M 5 Q Q M 6 M 1 M 3 BL BL GELE5340 Gabriel Cormier, Université de Moncton 49

Cellule SRAM 6T: Analyse (lecture) BL WL V DD BL On suppose qu un 1 est stocké en mémoire (Q = 1). Les lignes de bit sont préchargées à V DD. M 5 Q=0 M 4 Q=1 M 6 On applique WL = 1 pour activer. C bit M 1 V DD C bit La tension sur BL ne variera pas, mais la tension BL variera. La combinaison série de M 5 et M 1 déchargera la valeur sur BL, ce qui fera monter la tension au nœud Q temporairement. GELE5340 Gabriel Cormier, Université de Moncton 50

Cellule SRAM 6T: Analyse (lecture) BL M 5 Q=0 WL V DD M 4 Q=1 M 6 BL Cependant, si le nœud Q devient trop élevé, les transistors M 3 et M 4 sont activés, et le nœud Q pourrait se décharger, ce qui voudrait dire qu on lirait la mauvaise valeur. C bit M 1 V DD M 3 C bit Pour calculer la valeur maximale permise au nœud Q, on fait les calculs en disant I 5 = I 1 à une tension V au nœud Q. GELE5340 Gabriel Cormier, Université de Moncton 51

Cellule SRAM 6T: Analyse (lecture) V DD I I D5 D1 C bit V DD k ' n W L 5 5 V 2 W Dsatn ' 1 V 2 DD V Vtn VDsatn kn VDD Vtn V L 1 2 V 2 Q On obtient: M 1 V DD V V Dsatn CR V 2 2 V V 1 CR CR V V DD tn Dsatn CR DD tn 2 où W CR W 1 5 / / L L 1 5 GELE5340 Gabriel Cormier, Université de Moncton 52

Cellule SRAM 6T: Analyse (lecture) 1.1 1 0.9 0.8 Tension V 0.7 0.6 0.5 0.4 0.3 0.2 W CR1 W W CR0 W 1 5 3 6 / / / / L L 1 5 L L 3 6 0.1 0 0.5 1 1.5 2 2.5 3 CR Pour limiter la tension V à 0.4V (où le NMOS M 3 devient ON), il faut que CR > 1.2. GELE5340 Gabriel Cormier, Université de Moncton 53

Cellule SRAM 6T: Analyse (écriture) On peut faire la même analyse pour la cellule SRAM 6T pour l opération d écriture. De la même façon que la lecture, il faut s assurer que l opération d écriture permet de stocker la valeur correcte dans la cellule. Il y aura aussi un rapport de transistor à respecter. GELE5340 Gabriel Cormier, Université de Moncton 54

Cellule SRAM 6T: Analyse (écriture) BL WL V DD M 4 BL On suppose qu un «1» est stocké initialement. On veut stocker un «0»: On applique un 0 à BL et un 1 à BL. M 5 Q=0 Q=1 M 6 C bit M 1 V DD C bit Il faut décharger le nœud Q à travers M 6 de sorte que M 1 devienne OFF. GELE5340 Gabriel Cormier, Université de Moncton 55

GELE5340 Gabriel Cormier, Université de Moncton 56 Cellule SRAM 6T: Analyse (écriture) M 6 Q V DD 0 V DD 6 D4 D I I 2 2 2 4 4 ' 2 6 6 ' Dsatp Dsatp tp DD p Q Q tn DD n V V V V L W k V V V V L W k 2 2 2 ' ' 2 Dsatp Dsatp tp DD n p tn DD tn DD Q V V V V PR k k V V V V V On obtient: où 6 6 4 4 / / L W L W PR

Cellule SRAM 6T: Analyse (écriture) 0.5 0.4 V Q 0.3 0.2 0.1 W PR0 W W PR1 W 4 6 2 5 / / / / L L L L 4 6 2 5 0 0 0.5 1 1.5 2 PR Pour que V Q soit au moins 0.4V (où le NMOS M 1 devient OFF), il faut que PR < 1.8. GELE5340 Gabriel Cormier, Université de Moncton 57

Performance du SRAM 6T L opération de lecture est l opération critique dans le SRAM 6T. Il faut décharger la capacitance C bit de BL ou BL. Cette capacitance peut être de l ordre du pf. Pour accélérer l opération de lecture, on utilise un amplificateur de sens pour détecter la différence entre BL et BL. Lorsque la différence est assez grande (ex: 250mV), l amplificateur de sens est activé. GELE5340 Gabriel Cormier, Université de Moncton 58

SRAM 6T: topologie M2 M4 V DD Q Q M1 M3 M5 M6 GND WL BL BL GELE5340 Gabriel Cormier, Université de Moncton 59

DRAM Le RAM dynamique (DRAM) utilise le même principe que la logique dynamique: la charge est stockée sur une capacitance. À cause des fuites, cette valeur doit être réécrite périodiquement pour maintenir la bonne valeur dans la cellule. Typiquement, l opération refresh devrait avoir lieu à tous les 1 à 4 ms. GELE5340 Gabriel Cormier, Université de Moncton 60

DRAM 3T WWL RWL BL1 M 3 BL2 Une valeur est écrite sur C S en appliquant un «1» à WWL (write word-line). La valeur est appliquée à BL1, et sera stockée sur C S. M 1 M 2 C S Pour la lecture, on charge BL2 à V DD, RWL est activée (read word-line), et donc M 3 est ON. La sortie est Si un 1 est stocké, M 2 est ON, et on décharge BL2. l inverse de la Si un 0 est stocké, M 2 est OFF, et BL2 garde sa valeur. valeur stockée. GELE5340 Gabriel Cormier, Université de Moncton 61

Propriétés du DRAM 3T Contrairement au SRAM 6T, il n y a aucune contrainte de dimensionnement des FET. On peut donc faire les transistor de dimension minimale (pour minimiser la topologie) ou les faire plus gros (pour augmenter la vitesse). La lecture de la valeur dans la cellule ne détruit pas cette valeur. La valeur maximale stockée sur C S est V WWL V tn (et il ne faut pas négliger l effet du substrat). GELE5340 Gabriel Cormier, Université de Moncton 62

DRAM 3T: topologie BL2 BL1 GND RWL M3 M2 WWL M1 GELE5340 Gabriel Cormier, Université de Moncton 63

DRAM 1T WL BL M 1 C S Pour écrire une valeur dans la cellule, on applique V DD à WL et la valeur à écrire sur BL («0» ou «1»). Selon la valeur sur BL, C S est chargé ou déchargé. La valeur maximale est V DD V tn (où il ne faut pas négliger l effet du substrat). C BL Pour la lecture, on précharge BL à une tension V PRE. Lorsqu on active WL, il y a redistribution de charge. Si un «1» est stocké, V BL augmente, et un «1» est détecté. Si un «0» est stocké, V BL diminue, et un «0» est détecté. V V BL V PRE V BIT V PRE C S CS C BL GELE5340 Gabriel Cormier, Université de Moncton 64

DRAM 1T: propriétés On a besoin d un amplificateur de sens pour détecter la valeur stockée, à cause de la redistribution de charge. Il n y a qu une ligne de bit. La lecture de la cellule est destructive; il faut réécrire la valeur dans la cellule. Il faut explicitement créer le condensateur C S. Certains designs utilisent une tension plus élevée que V DD pour écrire un «1» dans la cellule, à cause de la perte due à V tn. GELE5340 Gabriel Cormier, Université de Moncton 65

Amplificateur de sens V BL V (1) V PRE V (1) V (0) Amplificateur de sens activé WL activé t GELE5340 Gabriel Cormier, Université de Moncton 66

Exemple: Cellules DRAM 1T GELE5340 Gabriel Cormier, Université de Moncton 67

10.7mm Charge pump 2kB Page buffer & cache 125mm 2 1Gbit Flash NAND 32 word lines x 1024 blocks De [Nakamura02] 16896 bit lines 11.7mm GELE5340 Gabriel Cormier, Université de Moncton 68

125mm 2 1Gbit Flash NAND Technologie 0.13m p-sub CMOS triple-well 1poly, 1polycide, 1W, 2Al Dimension, cellule 0.077m 2 Dimension, puce 125.2mm 2 Organisation 2112 x 8b x 64 page x 1k block Alimentation 2.7V-3.6V Cycle 50ns Lecture 25s Programmation 200s / page Effaçage 2ms / block GELE5340 Gabriel Cormier, Université de Moncton 69

Conclusion On a présenté les différents types de mémoires. ROM NAND, NOR Flash RAM SRAM DRAM GELE5340 Gabriel Cormier, Université de Moncton 70