Architecture des ordinateurs Bus de communication, carte mère, processeur et mémoire

Architecture des ordinateurs Bus de communication, carte mère, processeur et mémoire Michel Salomon IUT de Belfort-Montbéliard Département d informatique Michel Salomon Architecture des ordinateurs 1 / 27

Concept de bus Architecture des ordinateurs (von Neumann - fin 1945) On distingue 3 éléments : 1 l unité centrale de traitement ou processeur (on utilise également le terme microprocesseur) ; 2 la mémoire centrale ou principale (contenant programmes et données) ; Mémoire vive (RAM) et mémoire morte (ROM) 3 les interfaces d Entrées/Sorties (lien entre le processeur et les périphériques externes/internes) Éléments reliés par un canal de communication appelé bus Décomposition d un bus de communication : un bus d adresses ; un bus de données ; un bus de contrôle (ou de commandes) Michel Salomon Architecture des ordinateurs 2 / 27

Concept de bus Décomposition d un bus de communication : un bus d adresses ; un bus de données ; un bus de contrôle (ou de commandes) Architecture de von Neumann Bus d adresses CPU RAM ROM E/S Bus de données Bus de controle Michel Salomon Architecture des ordinateurs 3 / 27

Concept de bus Décomposition d un bus de communication : Vue détaillée du bus processeur avec un bus d adresses de 16 bits Michel Salomon Architecture des ordinateurs 4 / 27

Décomposition d un bus de communication Le bus d adresses permet de définir l adresse du module/composant auquel on veut accéder en lecture ou écriture ; Largeur Mémoire Processeur du bus adressable Intel 20 bits 1 Mio 8086 24 bits 16 Mio 286, 386 SX 32 bits 4 Gio 386 DX, 486, Pentium 36 bits 64 Gio Spécif. IA-32-32 bits 40 bits 1 Tio Spécif. Intel 64 / EM64T - 64 bits largeur réelle pouvant être inférieure à celle de la spécification exemple : Core 2 Extreme 64 bits, une largeur de 36 bits processeurs à architecture AMD64 ou EM64T (ou x86-64) conçus sur une base de processeur 32 bits (IA-32 ou x86) ; extensions 64 bits certains registres passent de 32 à 64 bits ; doublement du nombre de ces mêmes registres Michel Salomon Architecture des ordinateurs 5 / 27

Décomposition d un bus de communication Le bus de données permet l envoi et la réception de données (lecture/écriture) ; Largeur Processeur du bus Intel 8 bits 8080 16 bits 8086 32 bits 386 DX, 486 64 bits Pentium, Pro, PII, PIII, P4, D, Core Duo, Core 2 Duo, Core i7 Le bus de contrôle permet d indiquer une écriture ou une lecture Chipset ou jeu de composants Contrôleurs chargés d aiguiller les données entre les différents bus de communication Michel Salomon Architecture des ordinateurs 6 / 27

Concept de bus - Caractéristiques et calcul du débit Caractéristiques type parallèle ; série ; série/parallèle ; largeur (en bits) nombre de bits transférables simultanément nombre de transferts par seconde (T/s) dépend de la fréquence (en Hertz) du signal d horloge réelle du bus, c est-à-dire du nombre de cycles d horloge réelle par sec. ; au départ 1 transfert par cycle (front montant) ; Double Data Rate (Dual pumped) 2 transferts par cycle ; Quad Data Rate (Quad pumped) 4 transferts par cycle Calcul du débit (unidirectionnel) ou taux de transfert d un bus Débit = (nbre de transferts par seconde largeur) / 8 octets/s Michel Salomon Architecture des ordinateurs 7 / 27

Concept de bus - Calcul du débit (unidirectionnel) (suite) Exemple : bus PCI type parallèle ; largeur de 32 bits ; fréquence de 33 MHz, 1 transfert par cycle Calcul (1 Mo = 1000 ko = 1000 1000 octets) (33000000 32) = 1056000000 bits/s ; (33000000 32)/8 = 132000000 octets/s ; (((33000000 32)/8)/1000)/1000)= 132 Mo/s (((33000000 32)/8)/1024)/1024)= 125, 89 Mio/s Débits fréquemment exprimés en Gigaoctets ou Mégaoctets par seconde (Go/s ou Mo/s) Michel Salomon Architecture des ordinateurs 8 / 27

Concept de bus - Bus parallèle versus bus série Plus un bus parallèle est large, plus il peut transporter de données (en théorie) Défauts d un bus parallèle : encombrant et coûteux ; fabrication délicate longueur des lignes identiques, sinon désynchronisation ; interférences électromagnétiques susceptibles de perturber les signaux compétitif sur de petites distances ; pénalisant pour un processeur multi-coœur (partage) Bus série corrige les défauts du bus parallèle, mais requiert des composants supplémentaires Un bus série devra transmettre N fois plus vite les données pour avoir le même débit qu un bus parallèle de largeur N Michel Salomon Architecture des ordinateurs 9 / 27

Carte mère et chipset Carte mère regroupe plusieurs éléments : processeur ; mémoire ; ports ; etc. caractérisée par son chipset (lié au type de processeur) ; format ATX, Mini-ATX, Micro-ATX, Flex-ATX, Mini-ITX, etc. Les différents formats de carte mère (unité = inch / pouce) Michel Salomon Architecture des ordinateurs 10 / 27

Carte mère et chipset Carte mère Chipset regroupe plusieurs éléments : processeur ; mémoire ; ports ; etc. caractérisée par son chipset (lié au type de processeur) ; format ATX, Mini-ATX, Micro-ATX, Flex-ATX, Mini-ITX, etc. organise les transferts de données au sein de l ordinateur ; traditionnellement architecture à deux puces 1 pont Nord - Northbridge ; 2 pont Sud - Southbridge ; nouvelle architecture à une seule puce disparition du pont nord suite à l intégration des contrôleurs mémoire et graphique dans le proc. Michel Salomon Architecture des ordinateurs 11 / 27

Chipset (ou jeu de composants) Le pont Nord ou Graphic Memory Controller Hub gère les communications entre composants requérant un grand débit : processeur ; mémoire ; Contrôleur mémoire intégré par certains proc. : AMD Athlon, Phenom et Intel Core i3, i5, i7 (1st Gen.) carte(s) graphique(s) au format AGP ou PCI Express, ou encore puce graphique intégrée ; Contrôleur graphique intégré par certains proc. : AMD Fusion et Intel Core i5, i7 (2nd Gen.) autres périphériques PCI Express Le pont Sud ou I/O Controller Hub gère les communications avec les périphériques et les interfaces avec un débit plus réduit : anciens ports série, parallèle ; PCI Express, PCI, USB, SATA, PATA (ou IDE), etc. Michel Salomon Architecture des ordinateurs 12 / 27

Chipset (ou jeu de composants) Communication entre les ponts Nord et Sud Anciennement réalisée par un bus PCI problème : débit maximal égal à 132 Mo/sec. Aujourd hui solution propre à chaque constructeur, en général un bus série/parallèle (plusieurs bus séries en parallèle) Intel : Direct Media Interface (PCI Express 4) VIA : Ultra V-Link SiS : MuTIOL NVIDIA & ALi : HyperTransport Link (avec AMD) ATI : A-Link Express II (PCI Express 4 Gen. 1.0) ou A-Link Express III (PCI Express 4 Gen. 2.0) Michel Salomon Architecture des ordinateurs 13 / 27

Architecture d une carte mère Diagramme détaillé d une carte mère ancienne génération Bus processeur aussi appelé bus système ou FSB (Front Side Bus) Michel Salomon Architecture des ordinateurs 14 / 27

Architecture d une carte mère Illustration Remplacement du FSB parallèle Intel bus série/parallèle QuickPath Interconnect ou DMI Nehalem (Core 1st Gen.) ou Sandy Bridge (Core 2nd Gen.) AMD bus série/parallèle HyperTransport Link Michel Salomon Architecture des ordinateurs 15 / 27

Architecture d une carte mère - Chipset haut de gamme Intel X58 - Core i7 de 1 ière Gen. (Nehalem) - LGA 1366 / Socket B Michel Salomon Architecture des ordinateurs 16 / 27

Architecture d une carte mère - Chipset haut de gamme Intel H67 - Core ix de 2 nde Gen. (Sandy Bridge) - LGA 1155 / Socket H2 Michel Salomon Architecture des ordinateurs 17 / 27

Architecture d une carte mère - Chipset haut de gamme AMD A75 - A6 et A8 (Fusion) - Socket FM1 Michel Salomon Architecture des ordinateurs 18 / 27

Bus de communication actuels Bus PCI (Peripheral Component Interconnect) Intel 1991 Caractéristiques initiales du bus : type parallèle ; largeur de 32 bits ; fréquence de 33 MHz, 1 transfert par cycle Support du Plug and Play (PnP) configuration réalisée directement par le BIOS et l OS Support du Direct Memory Access (DMA) prise de contrôle du bus pour transférer directement les données en mémoire Bufferisation des données envoyées par le processeur Débit partagé par les périphériques connectés sur le même bus Michel Salomon Architecture des ordinateurs 19 / 27

Bus de communication actuels Bus AGP (Accelerated Graphics Port) Apparu en 1997 pour répondre aux besoins des cartes 3D 2 objectifs : libérer le bus PCI du transfert des données graphiques ; augmenter le débit dédié à la vidéo Caractéristiques initiales du bus : celles du bus PCI 2.1 type parallèle ; largeur de 32 bits ; fréquence de 66 MHz, 1 transfert par cycle pour l AGP 1X, 2 transferts par cycle pour l AGP 2X, etc. Intègre les technologies DMA et DIME DMA cf. bus PCI DIME (DIrect Memory Execution) : calculs sur les textures directement en mémoire centrale avant chargement dans la mémoire vidéo (augmentation virtuelle de la mémoire vidéo) Michel Salomon Architecture des ordinateurs 20 / 27

Bus de communication actuels Bus AGP (suite) Normes du bus AGP Révision AGP 1X AGP 2X AGP 4X AGP 8X Année 1997 Largeur (bits) 32 32 32 32 Transferts (MT/s) 66 66 2 66 4 66 8 Débit 264 528 1056 2112 (Mo/s) Bus PCI Express (PCI-E ou PCIe) Gen. 1.0 (2002/04), Gen. 2.0 (2007), Gen. 3.0 ou 3GIO (2010) Caractéristiques : type série (série/parallèle si plusieurs voies) ; connecteur de taille variable (1, 2, 4, 8, 16 ou 32 voies) ; voie composée de 2 liaisons : émission et réception Michel Salomon Architecture des ordinateurs 21 / 27

Bus de communication actuels Bus PCI Express Gen. 2.0 (suite) Débit 1 500 Mo/s ; 2 1000 Mo/s ;... ; 16 8 Go/s ; 32 16 Go/s Avantages : contrôle de l intégrité des informations échangées ; branchement / débranchement à chaud (Plug and Play - PnP) Bus USB (Universal Serial Bus) Compaq, Intel, IBM, Microsoft, NEC & al. 1996 Objectif : unification des connexions (série et //) bas débit Caractéristiques : Norme 1.0 débit de 1,5 Mo/s Norme 2.0 débit de 60 Mo/s Norme 3.0 débit de 625 Mo/s branchement / débranchement à chaud des périphériques Michel Salomon Architecture des ordinateurs 22 / 27

Principaux fondeurs : AMD et Intel Micro-ordinateur de type PC Gamme AMD Socket AM3 : Sempron, Athlon II, Phenom II X3, X4 et X6 Socket FM1 : A4, A6 et A8 Gamme Intel Socket 775 : Core 2 Duo et Quad, Pentium et Celeron Socket 1156 / H1 : Pentium, Core i3, i5 et i7 (bus proc. DMI) Socket 1366 /B : Core i7 (bus proc. QPI) Socket 1155 / H2 : Celeron et Pentium Gxx0, Core i3, i5 et i7 (bus proc. DMI) Station de travail - Serveurs Gamme AMD Socket F et G34 : Opteron Gamme Intel Sockets 1156 et 1366 : Xeon Michel Salomon Architecture des ordinateurs 23 / 27

Comparaison de quelques processeurs Spécifications constructeurs Référence AMD Phenom II X6 1035T Intel Core i7 870 Support Socket AM3 Socket 1156 Micro-architecture K10 Core Cœur Thuban Lynnfield Nb de cœurs 6 4 Finesse de gravure 45 nm 45 nm Fréquence 2,6 GHz 2,93 GHz Horloge réelle 200 MHz 133 MHz Coefficient 13 22 Bus processeur HT Link 2 GHz DMI 2,5 GT/s Cache L1 768 Kio (6 128 Kio) 256 Kio (4 64 Kio) Cache L2 3 Mio (6 512 Kio) 1 Mio (4 256 Kio) Cache L3 6 Mio 8 Mio Dissipation 95 W 95 W Michel Salomon Architecture des ordinateurs 24 / 27

Caractéristiques des barrettes mémoires actuelles Versions de mémoires DRAM (Dynamic RAM) Synchronisées sur l horloge réelle du bus processeur Constituées de trois éléments fondamentaux : 1 puce(s) mémoire DRAM (la matrice de cellules mémoires) ; 2 mémoire tampon de prélecture (buffer d entrées/sorties) ; 3 bus de données. Famille des mémoires SDRAM (Synchronous DRAM) DDR (Double Data Rate) Transfert des données sur fronts montant et descendant DDR2 et plus récemment DDR3 Évolutions entre les différentes versions : moindre consommation électrique ; DDR/DDR2/DDR3 2,5 V/1,8 V/1,5 V augmentation de la largeur du bus de la mémoire tampon de prélecture ; augmentation de l horloge réelle du bus mémoire Michel Salomon Architecture des ordinateurs 25 / 27

Fréquence d horloge réelle du bus mémoire (F R ) Basée sur la fréq. d horloge réelle des puces DRAM (F DRAM ) DDR F R = F DRAM ; DDR2 F R = 2 F DRAM ; DDR3 F R = 4 F DRAM ; obtenue à partir de la fréq. d horloge réelle du bus processeur via le FSB memory ratio Principe de fonctionnement Puces DRAM Bus mémoire 200 MHz 200 MHz 400 MHz 166 MHz 333 MHz 667 MHz Cellules 2 bits Buffer Bus de données Mémoire DDR 400 Cellules 4 bits Buffer Bus de données Mémoire DDR2 667 Michel Salomon Architecture des ordinateurs 26 / 27

Fréquence d horloge effective du bus mémoire (F E ) Chiffre après DDRx- = fréq. effective du bus mémoire (F E ) Exemples : DDR-400 F E = 400 MHz (F R = 200 MHz) ; DDR2-1066 F E = 1066 MHz (F R = 533 MHz) ; DDR3-1333 F E = 1333 MHz (F R = 667 MHz) ; Barrettes de même fréquence effective même débit Exemple : DDR2-1066/DDR3-1066 1066 MT/s ; 8, 528 Go/s Dénomination des mémoires Nom Fréq. Fréq. Désignation Débit standard puces bus octets/s DDR-400 200 200 PC-3200 3,200 Go/s DDR2-1066 266 533 PC2-8500 8,528 Go/s DDR3-1066 133 533 PC3-8500 8,528 Go/s DDR3-2133 266 1066 PC3-17000 17,064 Go/s Michel Salomon Architecture des ordinateurs 27 / 27