COLLOQUE NATIONAL GDR SOC-SIP PROGRAMME

COLLOQUE NATIONAL DU GDR SOC-SIP ENSEA 6 Av du Ponceau CERGY Mercredi 9 Juin Vendredi 11 juin 2010 PROGRAMME Mercredi 9 Juin 10h30-11h30 : Session Ouverture 10h30-10h45 : Ouverture par M. Renovell & B. Granado 10h45-11h00 : Bienvenue par P. Pouvil Directeur de l ENSEA 11h00-11h30 : Organisation du Colloque par B. Granado 11h30-13h00 : Session Poster P1 : Logiciels Embarqués et Architectures Responsables : F. Pétrot et F. Wajsburt 1.1 Design of an efficient LDPC decoder for Bit-Interleaved Coded Modulation receivers M. Li, C.A Nour, C. Jégo, C. Douillard, Institut Télecom 1.2 Pattern Extraction for Digital Design C. Xiao, E. Casseau, IRISA-CAIRN 1.3 Hardware/Software Co-Design for the Integer Transform Algorithm Used in the H.264 Encoder K. Messaoudi, M. Touiza, Bourennane El-Bay, S. Toumi, A. Guessoum, LE2I / LERICA 1.4 Hardware Architecture for Embedded Chaotic Generators S. Sadoudi, C. Tanougast, M. S Azzaz, A. Dandache, Univ Metz - Ecole Militaire Polytec Algeria 1.5 A prototype of 3D Video Endoscopic Capsule: Performances and in-vitro/in-vivo experiments A. Kolar, O. Romain, J. Ayoub, B. Granado, CEA-LIST-UPMC Paris - ETIS Univ Cergy Pontoise 1.6 Routage adaptatif pour MPSoC résistant aux défaillances de noeud et de lien F. Chaix, D. Avresky, NE. Zergainoh, M. Nicolaidis, TIMA- IRIANC 1.7 A Bipartite Edge Coloring Approach for designing Parallel Interleaver architecture AH. Sani, P. Coussy, C. Chavet, E. Martin, Lab-STICC 1.8 A Multiple-Clock HLS Method for Low Power Design On FPGAs G. Lhairech-Lebreton, P. Coussy, E. Martin, Lab-STICC, UEB - UBS 1.9 DemASIP: Universal Demapper for Multiwireless Standards AR. Jafri, A. Baghdadi, M. Jézéquel, Telecom Bretagne 1.10 A programmable hosting structure on FPGA to combine customisation and flexibility C. Clienti, F. Lemonnier, Thales Research & Technology 1.11 Techniques de modélisation transactionnelle pour le dimensionnement des systèmes embarqués communicants A. Barreteau, S. Le Nours, O. Pasquier, JF. Diouris, Univ Nantes 1.12 Virtualisation des communications pour une plateforme reconfigurable dynamiquement et hétérogène A. khiar, B. Miramond, F. Verdier, ETIS

1.13 Using Mixed-Mode Cipher to Enhance Security in Secure Processors J. Da Rolt, G. Di Natale, ML. Flottes, B. Rouzeyre, LIRMM 1.14 Exploration of task migration techniques for distributed memory MultiProcessor Systems on Chips R. Busseuil, G. Marchesan Almeida, S. Varyani, G. Sassatelli, M. Robert, LIRMM 1.15 Cryptosystem on Chip based on synchronous switched chaos generators M. S. Azzaz, C. Tanougast, S. Sadoudi, A. Dandache, LSC, LICM 1.16 Implantation d'une solution neuronale sur FPGA S. Khatchadourian, Jc. Prévotet, L. Kessal, ETIS, INSA Rennes 1.17 HW/SW MPSoC architecture exploration for a robotic vision application T. Lefebvre, B. Miramond, F. Verdier, ETIS-ENSEA 1.18 Etude d algorithmes de reconstruction d images par ondelettes sur processeur embarqué S. Courroux, S. Guyetant, S. Chevobbe, M. Paindavoine, CEA LIST, LEAD 1.19 Contribution à la modélisation et au contrôle de l auto-reconfiguration dynamique et partielle S. Guillet, F. de Lamotte, G. Gogniat, Lab-STICC 1.20 Un Algorithme de Routage sans Blocage adapté aux réseaux 3D partiellement connectés F. Dubois, A. Sheibanyrad, F. Pétrot, TIMA Grenoble 1.21 Automatic and source-to-source code generation for vector hardware accelerators S. Guelton, F. Irigoin, R. Keryell, Télecom Bretagne, CRI, HPC Project 1.22 Design and validation methodology of FPGA-based motor drive for High-Temperature environment I. Bahri, E. Monmasson, F. Verdier, M.El-A Ben Khelifa, SATIE- ETIS 1.23 Exploration d une architecture NoC adaptable sur FPGA J. Tan, V. Fresse, F. Rousseau, Laboratoire Hubert Curien 1.24 Calibrating a predictive cache emulator for SoC Z. Larabi, Y. Mathieu, S. Mancini, L. Pierrefeu, Telecom ParisTech 1.25 Exploration of Virtualization Techniques for Achieving Adaptability in Heterogeneous MPSoCs S. Varyani, G. Marchesan Almeida, R. Busseuil, G. Sassatelli, P. Benoit, L. Torres, LIRMM 1.26 Gestion des Assertions Comportementales dans un Flot de Synthèse de Haut-Niveau A. Ribon, B. Le Gal, L. Bossuet, D. Dallet, IMS Université Bordeaux 1 1.27 Side-Channel Attacks on Embedded Systems L. Barthe, P. Benoit, L. Torres, LIRMM 1.28 Securing External Shared Memory in Embedded Systems J. Crenne, R. Tessier, P. Cotret, G. Gogniat, J-P. Diguet, LabSTICC - UBS Lorient 13h00 14h30 : Repas 14h30-15h30 : Session Exposé E1 : Consommation et Energie Responsables : N. Julien et C. Belleudy 14h30 : "Conversion des Ressources Energétiques Ambiantes en Electricité" Bernard Multon ENS Cachan 15h00 : "Adaptation Automatique et Efficace en Energie des Protocoles aux Périphériques Matériels " Antoine Fraboulet INSA Lyon 15h30-17h00 : Session Poster P2 : 'Test & Tolérance', 'Technologies Emergentes' Responsables : P. Girard, R. Leveugle, J.O. Klein, C. Maneux TEST & TOLERANCE 2.1 RTL Analysis Based on Signal Reliability R. Dettenborn, TIMA 2.2 Optimizing memory BIST systems under sharing constraints L. Zaourar, Y. Kieffer, A. Wenzel, F. Grandvaux, G-SCOP, Grenoble INP 2.3 Diagnostic de fautes de circuits analogiques basé sur l apprentissage automatique K. Huang, H-G. Stratigopoulos, S. Mir, TIMA 2.4 Etude comparative des méthodes de détection d'erreur pour l Advanced Encryption Standard K. Bousselam, G. Di Natale, ML. Flottes, B. Rouzeyre, LIRMM 2.5 Robustesse des mémoires embarquées dans une architecture reconfigurable d un modulateur OFDM T. Bonnoit, N.-E. Zergainoh, M. Nicolaidis TIMA

2.6 Capteurs embarqués pour le test alternatif des circuits RF L. Abdallah, H. Startigopoulos, C. Kelma, S. Mir, TIMA- NXP Semiconductors 2.7 A Self-Checking HW Journal for a Fault Tolerant Processor Architecture M. Amin, C. Diou, F. Monteiro, A. Ramazani, A. Dandache, LICM 2.8 Analyse et modélisation des défauts résistifs affectant les mémoires Flash P.-D. Mauroux, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, B. Godard, G. Festes, L. Vachez, LIRMM- ATMEL 2.9 Test Relaxation and X-filling to Reduce Peak Power During At-Speed LOS Testing F.Wu, L.Dilillo, A.Bosio, P.Girard, S. Pravossoudovitch, A. Virazel, M. Tehranipoor, K. Miyase, X. Wen, N. Ahmed, LIRMM, Univ of Connecticut, Kyushu Institute of Technology, Texas Instruments 2.10 Evaluation des métriques de test pour des circuits analogiques/mixtes complexes M. Dubois, H. Stratigopoulos, S. Mir, TIMA 2.11 Tolérance aux fautes et rendement de fabrication D. A. Tran, A. Virazel, P. Girard, S. Pravossoudovitch, H-J Wunderlich, A. Bosio, L. Dilillo LIRMM, Universität Stuttgart 2.12 Designing slope insensitive C-elements F. Ouchet, K. Morin-Allory, L. Fesquet, TIMA TECHNOLOGIES EMERGENTES 2.13 A Compact Model for the Magnetic Tunnel Junction Switched by Thermally Assisted Spin Transfer Torque (STT+TAS) J. Duval, W. Zhao, J-O Klein, C. Chappert, IEF 2.14 Design of TAS-MRAM Prototype for NV Embedded Memory Applications S. Chaudhuri, W. Zhao, J-O Klein, C. Chappert, P. Mazoyer, IEF, STMicoelectronics 2.15 Toward nano-device image processing: a neuro-inspired learning approach M. Paindavoine, O. Brousse, C. Gamrat, LEAD, CEA LIST 2.16 Modèle compact de mémoire à un électron implémenté en langage verilog-a W. Xuan, M. Guilmain, A. Beaumont, F. Calmon, N. Baboux, A. Souifi, D. Drouin INSA 17h00-18h15 : Session Exposé E2 : Circuits Reconfigurables Responsables : B. Granado et G. Sassatelli 17h00: "Challenges and Visions in Reconfigurable Computing" M. Huebner Karlsruhe Institute of Technology Jeudi 10 Juin 09h30-10h30 : Session Exposé E3 : Circuits AMS & RF Responsables : Y. Deval et P. Desgreys 9h30: "IC Design Challenge in State of the Art CMOS : High variability and Low Power/Low Voltage" Pr. A. Vladimirescu, UC Berkeley (USA)-ISEP 10h30-12h00 : Session Poster P3 : Reconfigurable Responsables : B. Granado, G. Sassatelli 3.1 Off-line placement/scheduling of hardware tasks on reconfigurable devices B. Ikbel, F. Muller, M. Benjemaa, LEAT 3.2 Optimized images compression for FPGAs M. Jridi, A. Alfalou, ISEN-Brest 3.3 Reconfigurable Self-Organized Systems K. Cheng, C. Tanougast, C. Bobda, A. Dandache, Potsdam University, LICM 3.4 A Dynamically Reconfigurable Filtering Block in a Driver Assistance System N. Harb, S. Niar, M. Saghir, Univ Valenciennes, University at qatar 3.5 A Reconfigurable Architecture for Road Security Applications M. Darouich, S. Guyetant, D. Lavenier, CEA LIST, ENS Cachan

3.6 Contribution à la modélisation et au contrôle de l auto-reconfiguration dynamique et partielle S. Guillet, F. de Lamotte, G. Gogniat, Lab-STICC 3.7 Relecture de bitstream appliquée à la relocation de tâches matérielles dans les SoC reconfigurables F. De Melo, L. Gantel, R. Sachaux, ETIS Université Cergy Pontoise 3.8 Hardware Thread in Heterogeneous System-On-Chip L. Gantel, F. Lemonnier, C. Clienti, J. Le Rhun, M El A. Benkhelifa, Thales, ETIS - UCP 3.9 Adaptive Multiprocessor Systems-on-Chip C. Trabelsi, S. Meftali, J-L. Dekeyser, INRIA 3.10 Services For Dynamically Reconfigurable Systems F. Duhem, F. Muller, P. Lorenzini, LEAT 3.11 Reconfiguration dynamique d un analyseur syntaxique pour le transcodage et l adaptation vidéo E. Dabellani, N. Marques, H. Rabah, S. Weber, Y. Berviller, LIEN 3.12 A Variability Compensation Flow for FPGAs F. Bruguier, P. Benoit, L. Torres, LIRMM 3.13 Secure protocol implementation for remote bitstream update preventing replay attacks on FPGA F. Devic, L. Torres, B. Badrignan, LIRMM, NETHEOS 3.14 Méthodologie de Conception de Systèmes Matériels Reconf. à partir de la Synthèse de Haut Niveau A. Prost-Boucle, O. Muller, F. Rousseau, F. Pétrot, TIMA 3.15 Réalisation d un média de connexion intelligent pour OLLAF F. Ben Abdallah, S. Garcia, B. Granado, ETIS 3.16 Extension du profil MARTE avec les concepts de la reconfiguration dynamique S. Cherif, S. Meftali, J-L Dekeyser, INRIA 3.17 Détection d'erreurs de routage adaptée aux NoC reconfigurables et tolérants aux fautes C. Killian, C. Tanougast, F. Monteiro, A. Dandache, LICM- UPV de Metz 3.18 Flot ADL d'exploration et de prototypage d'architectures reconfigurables D. Picard, L. Lagadec, Lab-STICC, Univ de Brest 3.19 Placement des tâches matérielles sur OLLAF: une architecture reconf. dynamiquement à grain fin M. Djemal, S. Garcia, B. Granado, ETIS, ENSEA 3.20 Tree Structure for Online Real-time Scheduling on Partially Reconfigurable FPGAs G. Wassi, M-E-A. Benkhelifa, F. Verdier, G. Lawday, ETIS, ENSEA, Bucks New University 3.21 Secured communications within a multiprocessor architecture P. Cotret, J. Crenne, G. Gogniat, Lab-STICC 12h00-13h00 : Session Exposé E4 : Responsables : Systèmes Hétérogènes I. OConnor et P. Garda 12h00: "SystemC-AMS" Martin Barnasconi NXP Semiconductors 12h30: "Conception de Circuits pour la Stimulation Nerveuse" Stéphanie Robinet CEA-LETI 13h00-14h00 : Repas 14h30-15h30 : Session Exposé E5 : Technologies Emergentes Responsables : J.O. Klein et C. Maneux 14h30: "Frame-Free Event-Driven Vision Sensing and Processing" Bernabe Linares-Barranco CSIC-IMSE Sevilla 15h30-17h00 : Session Poster P4 : AMS et RF, Consommation et 'Systèmes Hétérogènes' Responsables : Y. Deval, P. Desgrey, N. Julien, C. Belleudy, I. OConnor, P. Garda AMS ET RF 4.1 LNA Automatic Synthesis and Characterization D. Haghighitalab, M. Vasilevski, H. Aboushady, LIP6

4.2 Jitter Performance of Continuous-Time Sigma Delta Modulators with Different Feedback DAC Shapes A. Ashry, H. Aboushady, LIP6-UPMC 4.3 High level modeling of Imager IC V. Viswanathan, D. Navarro, L. Labrak, I O'Connor, INL 4.4 A New Design Methodology for Very Low Voltage Low power CMOS Low Noise Amplifier A. Mabrouki, T. Taris, Y. Deval, J-B. Bégueret, IMS 4.5 WLAN/WiMAX RF Front-End Reliability Analysis P. M Ferreira, H. Petit, J-F Naviner, Institut Télecom Paris 4.6 Non-linear Calibration of Pipelined A/D Converters H. Adel, M. Dessouky, M-M. Louerat, H. Gicquel, H. Haddara, LIP6, Ain Shams University, STMicroelectronics 4.7 ELSID : un outil logiciel pour la modélisation et la caractérisation des réseaux d interconnexion des circuits VLSI JE. Lorival, N. Iassamen, M. Telescu, P. Cloastre, T. Le Gouguec, N. Tanguy, Lab-STICC 4.8 A Design Environment for Analog IPs Design Knowledge Capture and Migration F. Javid, R. Iskander, M-M Louerat, D. Dupuis, LIP6 4.9 Design and Modeling of 8-Bit Successive Approximation Analog to Digital Converter R. Khalil Ayad, M. Allam, R. Iskander, M-M. Louerat, LIP6 4.10 Simulation Electrothermique Directe de Circuits Intégrés, réalisée à partir d outils CAO standards JC. Krencker, JB. Kammerer, L. Hébrard, Y. Hervé, Institut d'electronique du Solide et des Systèmes 4.11 A Python-Based Analog Layout Generation Tool For Nanometer CMOS Technologies S. Youssef, D. Dupuis, R. Iskander, M-M Louerat, LIP6 4.12 Wide-Band Continuous-Time Sigma Delta Modulator With VCO Quantizer M. Allam, W. Gaber, H. Aboushady, M-M Louerat,, LIP6 4.13 The effects of BJT's parasitic emitter resistor on analog decoding N. Duchaux, C. Lahuec, F. Seguin, M. Arzel, M. Jézéquel, Telecoms Bretagne 4.14 Compact model for the Schottky barrier carbon nanotube field effect transistor S.Frégonèse, C. Maneux, T. Zimmer, H. Mnif, N. Masmoudi, M. Najari, Univ Bordeaux, LETI 4.15 Source and drain Schottky barrier implementation in Optically-Gated CNTFET compact modeling S-Y Liao, M. Najari, C. Maneux, S. Fregonese, T. Zimmer, Laboratoire IMS CONSOMMATION 4.16 Dynamic Voltage & Frequency Scaling for Multiprocessor Real Time Applications M.K. Bhatti, C. Belleudy, M. Auguin, LEAT 4.17 Structures de rectification bas niveau d énergie pour la récupération d énergie électromagnétique ambiante V. Marian, C. Vollaire, J. Verdier, Bruno Allard, Univ Lyon 4.18 Towards a Meteorology-Aware Energy Harvester for Wireless Sensor Networks N. Ferry, S. Ducloyer, N. Julien, D. Jutel, Lab-STICC, ERYMA Security Systems 4.19 An Efficient Battery Modeling Method for Embedded Applications N. Ferry, S. Ducloyer, N. Julien, M. Allian, F. Ménard, Lab-STICC, KANNAD 4.20 Nouvelle Approche pour l'estimation et le Controle d'energie d'un composant au niveau transactionnel O. Mbarek, A. Pegatoquet, M. Auguin, LEAT 4.21 Variation-Aware Multilevel Scheduling and Power Management for Multi-core System-on-Chip G. Bizot, N-E Zergainoh, M. Nicolaidis, TIMA 4.22 TurbASIP Power Consumption Analysis and Optimization P. Reddy, F. Clermidy, R. Alkhayat, A. Baghdadi, M. Jezequel, CEA-LETI and Telecom Bretagne 4.23 Relationship of Global versus Local Energy Optimizations in Wireless Sensor Networks Z-A Khan, C. Belleudy, M. Auguin, LEAT SYSTEMES HETEROGENES 4.24 Methods and Tools for 3D Heterogeneous Design F. Frantz, L. Labrak, I. O'Connor, Institut des Nanotechnologies de Lyon 4.25 Simulation Methodology for CMOS Photonic Heterogeneous System B. Wang, I. O'Connor, E. Drouard, INL 4.26 Architecture mixte analogique numérique pour senseur CMOS S. Chevobbe, S. Pajaniradja, L. Letellier, M. Paindavoine, A. Ngoua, H. Mathias, A. Dupret, J-M. Drevon, CEA LIST, IEF, LEAD

17h00-18h00 : Session Exposé E6 : Logiciel Embarqués et Architectures Responsables : F. Pétrot et F. Wajsburt 17h00: "Simulation de Systèmes Numériques" Alain Greiner LIP6 20h30- : DINER DE GALA Restaurant LE PROCOPE (Voir Plan) Vendredi 11 Juin 9h30-10h00 : '' CNRS-INSIS 10h00-11h00 : Session Exposé E7 : Test et Tolérance Responsables : P. Girard et R. Leveugle 10h30: "Hardware Dependability : Fault Tolerance to the Rescue?" Jean Arlat LAAS-CNRS 11h00: "Quel Test pour demain?" Paul-Henri Pugliesi-Conti, NXP Semiconductor 11h00-11h15 : Pause 11h15-12h00 : Session AG du GDR, Bilan et Clôture Responsables : M. Renovell et A. Greiner Fin

Venir Au Colloque ENSEA 6 Av du Ponceau CERGY Ecole Nationale Supérieure de l Electronique et de ses Applications RER A, station CERGY-PREFECTURE Pour venir à l'ensea par RER A Direction Cergy-le Haut, depuis gare de Lyon, Chatelet Les halles, Auber, Etoile, La Défense Arrêt à Cergy-Prefecture, puis trajet piétons Trajet piétons 10 mn Du RER : prendre les escalators, traverser le parvis, passer sous le batiment violet et vert (théâtre de l'agglomération), passer entre la piscine et la patinoire. Puis marcher sur les passerelles piétonnes, une première devant l'hôtel, dépasser le CIC, puis enjamber la 2ème passerelle. Tourner à gauche après l'immeuble, suivre le fléchage Accueil ENSEA. Par SNCF Depuis saint-lazare, direction Cergy-le haut. Par autoroute A15 Depuis Paris : sortie 9 Cergy-Préfecture, Pontoise Centre Depuis Rouen : sortie 10 Cergy-Pontoise - Pontoise Les Louvrais -Osny l'oseraie-centre hospitalier

Plan d accès Restaurant Le Procope Le Procope 13 rue de l'ancienne Comédie - 75006 Paris Tél. : 01 40 46 79 00 Le plus vieux café de Paris... Fondé en 1686 par Francesco Procopio dei Coltelli, des figures emblématiques comme Voltaire, Danton, Robespierre, Marat ou Benjamin Franklin côtoyaient ce lieu prestigieux.